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　　本文針對藍(lán)牙系統(tǒng)，設(shè)計(jì)時(shí)考慮寄生電感的影響，采用TSMC 0.18μm CMOS工藝設(shè)計(jì)出了一個(gè)差分E類功率放大器，有效地抑制了寄生電感對系統(tǒng)性能的影響，同時(shí)給出了設(shè)計(jì)方法和設(shè)計(jì)過程。

　　CMOS工藝指互補(bǔ)金屬氧化物(PMOS管和NMOS管)共同構(gòu)成的互補(bǔ)型MOS集成電路制造工藝，它的特點(diǎn)是低功耗。由于CMOS中一對MOS組成的門電路在瞬間看，要么PMOS導(dǎo)通，要么NMOS導(dǎo)通，要么都截至，比線性的三極管(BJT)效率要高得多，因此功耗很低。

　　在計(jì)算機(jī)領(lǐng)域，CMOS常指保存計(jì)算機(jī)基本啟動(dòng)信息(如日期、時(shí)間、啟動(dòng)設(shè)置等)的芯片。有時(shí)人們會(huì)把CMOS和BIOS混稱，其實(shí)CMOS是主板上的一塊可讀寫的RAM芯片，是用來保存BIOS的硬件配置和用戶對某些參數(shù)的設(shè)定。CMOS可由主板的電池供電，即使系統(tǒng)掉電，信息也不會(huì)丟失。CMOS RAM本身只是一塊存儲器，只有數(shù)據(jù)保存功能。而對BIOS中各項(xiàng)參數(shù)的設(shè)定要通過專門的程序。BIOS設(shè)置程序一般都被廠商整合在芯片中，在開機(jī)時(shí)通過特定的按鍵就可進(jìn)入BIOS設(shè)置程序，方便地對系統(tǒng)進(jìn)行設(shè)置。因此BIOS設(shè)置有時(shí)也被叫做CMOS設(shè)置。

　　1 理想射頻E類功放工作原理及設(shè)計(jì)方程

　　晶體管E類功率放大器由單個(gè)晶體管和負(fù)載網(wǎng)絡(luò)等組成。在激勵(lì)信號作用下，晶體管工作在開關(guān)狀態(tài)。當(dāng)晶體管飽和導(dǎo)通時(shí)，漏端電壓波形由晶體管決定，即由晶體管的導(dǎo)通電阻決定。當(dāng)晶體管截至?xí)r，漏端電壓波形由負(fù)載網(wǎng)絡(luò)的瞬態(tài)響應(yīng)所決定。

　　E類功率放大器要保持高效率，其負(fù)載網(wǎng)絡(luò)的瞬態(tài)響應(yīng)必須滿足以下3個(gè)條件：(1)晶體管截至?xí)r，漏端電壓必須延遲到晶體管"開關(guān)"斷開后才開始上升。(2)晶體管導(dǎo)通時(shí)，漏端電壓必須為零。(3)晶體管飽和導(dǎo)通時(shí)，漏端電壓對時(shí)間的導(dǎo)數(shù)必須為零。

　　根據(jù)上述3點(diǎn)，具體分析E類功率放大器工作原理及其電路參數(shù)的計(jì)算。圖l為E類功率放大器的電路原理圖，其中Cd為MOS管寄生電容與片上電容的和，L1 為高頻扼流圈。L0,C0為串聯(lián)諧振網(wǎng)絡(luò)，Rload為等效負(fù)載。當(dāng)晶體管飽和導(dǎo)通時(shí)，漏端電壓為零，由于負(fù)載網(wǎng)絡(luò)的影響，電流Ld(ωt)有一個(gè)上升和下降的過程。當(dāng)晶體管截至?xí)r，漏端電壓則完全由負(fù)載網(wǎng)絡(luò)所決定。圖2所示為理想E類功放漏端電壓和電流時(shí)域波形，由圖可知所以Id(ωt)與 Vds(ωt)不同時(shí)出現(xiàn)，使放大器效率趨近于100%,該效率主要由負(fù)載網(wǎng)絡(luò)參數(shù)最佳設(shè)計(jì)來實(shí)現(xiàn)的。

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　　由文獻(xiàn)可求得圖1所示電路中各個(gè)元件的值，即

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　　2 射頻CMOS E類功率放大器非理想因素分析

　　分析了理想功放的設(shè)計(jì)方程，有載QL的選擇，負(fù)載網(wǎng)絡(luò)元器件的選取等，但是這些理論基礎(chǔ)都建立在理想情況下，而在實(shí)際設(shè)計(jì)中，必須考慮非理想的因素。非理想因素有多種：

　　(1)寄生電感的影響。

　　(2)有限的Chock電感。

　　(3)NMOS開關(guān)管有限的導(dǎo)通電阻。

　　(4)NMOS管寄生電容Cd的非線性。

　　(5)負(fù)載網(wǎng)絡(luò)的有限Q值。

　　(6)功率放大器阻抗匹配網(wǎng)絡(luò)的損耗。

　　其中寄生電感對功放的設(shè)計(jì)結(jié)果影響最大，因此將著重分析寄生電感的產(chǎn)生及其改進(jìn)措施。

　　寄生電感分析與改進(jìn)措施

　　功率放大器在實(shí)際應(yīng)用中有3個(gè)主要的寄生源，分別為RF電路板、封裝和IC.具體表現(xiàn)在輸出級源級到地的寄生電感，它對功率放大器的輸出功率、PAE、穩(wěn)定性等產(chǎn)生巨大的影響。寄生電感可以分為以下3個(gè)方面：

　　(1)在IC級，功率放大器一般用通孔結(jié)構(gòu)或者鍵合線聯(lián)接到襯底地。在實(shí)際應(yīng)用中，可使用多線鍵合減小地電感。

　　(2)在封裝級，通常用接到封裝底部的接地片，或通過封裝引線架的地連接實(shí)現(xiàn)接地。可用各種方法調(diào)整引線架，以減小地電感。

　　(3)在RF電路板級的地連接一般用通孔接到電路板中間層的專門接地平板。接地的質(zhì)量由物理特性和與系統(tǒng)地的連接好壞確定。

　　接電源(地)的封裝線對電路的影響與高速電路中同步開關(guān)噪聲原理相似。交流電流在封裝線上引起的感應(yīng)電勢為

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　　其中，Le為電源和地封裝線的總等效電感。假設(shè)當(dāng)Le=1 nH,交流電流幅度i為300 mA時(shí)，即可達(dá)300 mV,如果電感和寄生電容發(fā)生諧振，振蕩信號的幅度會(huì)更高，必然會(huì)對輸出信號形成干擾。電源(地)封裝線對電路的另一影響是信號或其諧波可能引起振蕩，這些影響是很難通過在電源和地之間接并聯(lián)大耦合電容得到抑制的。因此采用合理的電路結(jié)構(gòu)才能減輕寄生電感對系統(tǒng)的影響。

　　3 射頻CMOS E類功率放大器設(shè)計(jì)

　　功率放大器的輸出級是電路最關(guān)鍵、最復(fù)雜的部分，因?yàn)樗妮敵鍪切酒漕l接口，除了器件的非線性特性外，還必須要考慮Pad、輸出功率管漏端到地的寄生電感、封裝結(jié)構(gòu)、輸出電壓擺幅、MOS器件擊穿和輸出端口的阻抗匹配等多種因素的影響。在這些因素中，輸出功率管漏端到地的寄生電感對功放性能影響最嚴(yán)重，包括鍵合線電感、PCB板級電路寄生電感等的影響。

　　3.1 應(yīng)用理想方程的功放級設(shè)計(jì)

　　功放內(nèi)核電路如圖3所示，采用偽差分E類功率放大器，為簡化分析過程，分析右半邊電路圖，L5為片上平面螺旋電感，L6,L7,Ls為鍵合線電感。輸出級為E類功放，Choke電感L6阻止交流信號通過，并給晶體管提供直流電流Idc.反饋網(wǎng)絡(luò)Cs和Rs增強(qiáng)功率放大器的穩(wěn)定性和降低輸出電壓駐波比。 L7、C3組成一個(gè)串聯(lián)LC網(wǎng)絡(luò)，包括一個(gè)諧振網(wǎng)絡(luò)和部分剩余電感，當(dāng)該諧振網(wǎng)絡(luò)的品質(zhì)因子足夠高時(shí)，流過該網(wǎng)絡(luò)的電流為理想的正弦型信號，所有的諧波成分都被濾除。并聯(lián)電容Cs由兩部分組成，一部分是晶體管的寄生電容，另一部分是實(shí)際引入的電容。

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　　在設(shè)計(jì)之初，先利用理想設(shè)計(jì)方程，估算E類功率放大器的各個(gè)參數(shù)，再采用諧波平衡法(HarmONic Balance)適當(dāng)?shù)卣{(diào)整參數(shù)。其中Pout=24 dBm,電源電壓VDD=1.8 V,取Qt=5,根據(jù)之前給出的設(shè)計(jì)方程得出

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　　以上參數(shù)選取依賴于理想設(shè)計(jì)方程參數(shù)，只考慮到最佳負(fù)載為實(shí)部的情況，考慮到一些非理想因素，利用ADS軟件，采用Load Pull技術(shù)適當(dāng)?shù)卣{(diào)整參數(shù)。

　　3.2 應(yīng)用Load Pull技術(shù)的功放級設(shè)計(jì)

　　在功放級設(shè)計(jì)中，如何使輸出功率最大化是最主要的設(shè)計(jì)目標(biāo)。

　　基本思路是通過CAD技術(shù)進(jìn)行Load Pull仿真確定最佳的源和負(fù)載阻抗。所謂的Load Pull仿真，就是在負(fù)載阻抗很大范圍內(nèi)掃描，逐點(diǎn)作諧波平衡分析計(jì)算出輸出功率，在圓圖上畫出等功率圓。因此根據(jù)設(shè)計(jì)目標(biāo)的輸出功率，就能在圓圖上找到與之對應(yīng)的一系列的輸出阻抗。

　　CAD即計(jì)算機(jī)輔助設(shè)計(jì)(CAD-Computer Aided Design) 利用計(jì)算機(jī)及其圖形設(shè)備幫助設(shè)計(jì)人員進(jìn)行設(shè)計(jì)工作 .簡稱cad. 在工程和產(chǎn)品設(shè)計(jì)中，計(jì)算機(jī)可以幫助設(shè)計(jì)人員擔(dān)負(fù)計(jì)算、信息存儲和制圖等項(xiàng)工作。CAD還包含：電氣CAD、外貿(mào)結(jié)算CAD、加拿大元、冠狀動(dòng)脈性心臟病、計(jì)算機(jī)輔助診斷、服裝CAD等含義。

　　計(jì)算機(jī)輔助設(shè)計(jì)指利用計(jì)算機(jī)及其圖形設(shè)備幫助設(shè)計(jì)人員進(jìn)行設(shè)計(jì)工作，簡稱CAD. 在工程和產(chǎn)品設(shè)計(jì)中，計(jì)算機(jī)可以幫助設(shè)計(jì)人員擔(dān)負(fù)計(jì)算、信息存儲和制圖等項(xiàng)工作。在設(shè)計(jì)中通常要用計(jì)算機(jī)對不同方案進(jìn)行大量的計(jì)算、分析和比較，以決定最優(yōu)方案;各種設(shè)計(jì)信息，不論是數(shù)字的、文字的或圖形的，都能存放在計(jì)算機(jī)的內(nèi)存或外存里，并能快速地檢索;設(shè)計(jì)人員通常用草圖開始設(shè)計(jì)，將草圖變?yōu)楣ぷ鲌D的繁重工作可以交給計(jì)算機(jī)完成;由計(jì)算機(jī)自動(dòng)產(chǎn)生的設(shè)計(jì)結(jié)果，可以快速作出圖形顯示出來，使設(shè)計(jì)人員及時(shí)對設(shè)計(jì)作出判斷和修改;利用計(jì)算機(jī)可以進(jìn)行與圖形的編輯、放大、縮小、平移和旋轉(zhuǎn)等有關(guān)的圖形數(shù)據(jù)加工工作。

　　4 仿真結(jié)果與分析

　　根據(jù)負(fù)載牽引仿真結(jié)果得到負(fù)載的最佳阻抗值，下面就是采用適當(dāng)?shù)钠ヅ湫问?集總參數(shù)或分布參數(shù))實(shí)現(xiàn)輸出匹配網(wǎng)絡(luò)，并將該輸出匹配網(wǎng)絡(luò)加入到電路中進(jìn)行源負(fù)載牽引仿真，以便得到源的最佳輸入阻抗。

　　這樣通過兩次負(fù)載牽引得到最佳輸入輸出阻抗，并選擇適當(dāng)?shù)钠ヅ潆娐穼?0 Ω變化到所需的阻抗。圖4結(jié)果表明，將負(fù)載匹配到31+j24時(shí)，該結(jié)構(gòu)具有最大輸出功率26.78 dBm,最大PAE為60.56%.采用L型匹配網(wǎng)絡(luò)實(shí)現(xiàn)輸入、輸出阻抗的匹配。

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　　表1的Load Pull結(jié)果是有一定條件完成的，其前級驅(qū)動(dòng)信號并不是理想的開關(guān)信號，而是輸入信號為O dBm,經(jīng)過Cascode驅(qū)動(dòng)級放大后的信號。利用理想設(shè)計(jì)方程得到的結(jié)果比較差的原因是，得出理想方程的假設(shè)條件和實(shí)際應(yīng)用條件不一樣，具體有：

　　(1)驅(qū)動(dòng)信號并不是理想的具有足夠驅(qū)動(dòng)能力的占空比為50%的方波信號。

　　(2)仿真時(shí)在輸出級功率管的源端加入了1.5 nH的寄生電感。

　　(3)RFC電感并不是無窮大。

　　(4)輸出級功率管的導(dǎo)通電阻并不為O,需要一定的導(dǎo)通時(shí)間。

　　(5)負(fù)載諧振網(wǎng)絡(luò)Q值也是有限的。

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　　5 結(jié)束語

　　分析比較了CMOS工藝和GaAs工藝的優(yōu)缺點(diǎn)，以及設(shè)計(jì)過程中所要考慮的非理想因素，著重分析寄生電感的產(chǎn)生，對功放性能的影響，以及如何抑制寄生電感對功放的影響。最終采用理想設(shè)計(jì)方程和Load Pull技術(shù)，基于0.18μm CMOS工藝實(shí)現(xiàn)了一個(gè)差分的E類功放，ADS仿真結(jié)果表明采用差分結(jié)構(gòu)較好地抑制了漏端電感對功率放大器性能的影響，提高功放的PAE,為實(shí)現(xiàn)單片集成發(fā)射機(jī)奠定了基礎(chǔ)。