仿真對多模式RS編碼算法性能進行了分析，并通過FPGA實現驗證了算法在L-DACS1系統中應用的有效性，結果表明，多模式RS編碼器可以實時地調整模式，高效穩定地進行差錯控制，滿足L-DACS1高速傳輸仍保持穩定的要求。

　　0 引言

　　為了解決地-空的數據傳輸業務增長而帶來的高通信速度要求和高寬帶要求問題，國際民航組織（ICAO）選定L波段航空數字通信系統（L-DACS）作為民航未來寬帶航空數據鏈的傳輸方案。歐洲EUROCON-TROL 提出了未來航空通信系統（FAC），即L 波段數字航空通信系統類型1 和2（L-DACS1 和L-DACS2）。L-DACS1 是采用正交頻分復用OFDM 技術的航空通信系統，它工作在960~1 024 MHz 的航空L 波段，被設計來滿足未來20 年和更長時間的航空通信要求。

　　在L-DACS1 中，由于信道的噪聲和畸變與多普勒頻移的影響，會對傳輸的信息引起失真和信號判決錯誤，而且不同類型的數據需要采用不同的速率傳輸，因此需要使用多種模式的信道編碼來降低誤碼率。RS編碼是性能優良的糾錯碼，在線性分組碼中它的糾錯能力和編碼效率是最高的。它不但可以糾正隨機錯誤、突發錯誤以及兩者的結合，而且還可以用來構造其他碼類。因而RS編碼是目前L-DACS1中重要的組成部分。

　　1 RS 編碼器原理

　　RS（n，k，t）碼通常用n、k 和t 三個參數表示。其中：

　　n 表示碼字長度；k 表示信息段長度；t 表示可糾正錯誤符號個數。L-DACS1協議中采用RS（16，4，1）、RS（21，19，1）、RS（24，22，1）、RS（32，28，2）、 RS（43，39，2）、RS（49，45，2） 、RS（66，60，3） 和RS（74，66，3）八種模式。

　　以RS（16，4，1）為例，RS（16，4，1）的生成多項式一般按式（1）進行選擇：

　　首先計算商式h（x） 和余式r（x） n - k d（x） g（x） =h（x）g（x） + r（x） ，取余式r（x） 作為校驗字，然后令c（x） = xn - k d（x） + r（x）， 即將信息位放置于碼字的前半部分，監督位放置于碼字的后半部分，這樣有式（2）：

　　因此碼字多項式c（x） 必可被生成多項式g（x） 整除。如果在接收方檢測到余式不為0，則可判斷接收到的碼字有錯誤。RS編碼器結構如圖1所示。

　　其工作原理如下：

　?。?）寄存器R0 - R2t - 1 全部清零。開關接通A點，然后信息位分為兩路送電路中，一路直接送入C（x） ，一路送入除法電路并進行移位。每一個時鐘一個字節；（2）在k 個時鐘結束的時候信息位全部輸入，并完成除法功能。此時移位寄存器里保留了余式r（x） 的系數，這就是RS碼的校驗位；（3）在k+1 個時鐘到來的時候，開關接通B 點。寄存器中的數據依次移出，送入信道。在經過2t 個時鐘后數據全部移出，得到2t 個校驗位。這2t 個校驗位跟在原先的k 個信息位的后面，組成RS（n，k，t）碼輸出。這樣就完成了RS碼的編碼；（4）寄存器R0 ~R2t - 1 全部清零，重復步驟（1）~（3），完成對下一組RS碼的編碼。

　　2 多模式RS 編碼器的設計與實現

　　多模式RS 編碼模塊，根據MODE 信號對于可配置的RS 模塊進行實時的配置。圖2 為多模式RS 編碼在L-DACS1 中硬件實現結構圖，表1 為多模式RS 編碼器模塊端口說明。

　　根據協議規定，L-DACS1發射機使用歸零卷積碼，所以需要將RS編碼器的輸出數據末尾進行補零處理。因為卷積碼的約束長度為6位，因此需要補6個零。

　　RS 編碼后的數據放入緩存器中然后輸出。根據MODE 信號對于計數器進行選擇，計數器最大值時，將BUFFER 使能端置為低電平，同時激活ROM，順序輸出6個0值符號。然后計數器置為0，將BUFFER使能端拉至高電平。

　　3 多模式RS 編碼器仿真

　　利用Verilog HDL 硬件描述語言對多模式RS 編碼器進行仿真，對工程文件進行綜合、布線和仿真，以RS（16，4，1）編碼為例進行分析，其后仿真結果如圖3所示。、

　　圖3 中，MODE 是模式控制信號，可根據該信號來選擇不同的RS編碼模式。data_in為模塊的輸入數據，每次連續輸入112 b數據；data_out為RS編碼后輸出數據，每次連續輸出134 b;rdy 為數據輸出有效標志位。

　　本次仿真RS（16，4，1）編碼，模式信號MODE為000.仿真其他模式RS編碼，改變MODE信號即可。

　　將仿真通過的工程文件使用ChipScope添加觀察信號采樣時鐘、觸發信號和待觀察信號后重新綜合、布局布線生成bit文件，下載到Xilinx公司的Virtex-5系列的XC5VLX110-F1153 型號的芯片后用ChipScope 進行在線測試，采用主時鐘75 MHz，得到測試結果如圖4所示。

　　圖4中，en表示輸入使能信號，data_in表示編碼之前的數據，data_out表示RS編碼后輸出數據，rdy表示輸出數據有效的信號，輸入時鐘頻率為75 MHz，采樣時鐘頻率為150 MHz.通過對比圖3的仿真結果和圖4的在線測試結果，可以驗證在高速的時鐘下設計的正確性。

　　4 結語

　　本文提出了一種基于L-DACS1系統中高速多模式RS 編碼的設計方案。本方案先闡述了L-DACS1系統中多模式RS編碼器的工作原理，利用FPGA設計實現了可以在高速多模式條件下正常工作的RS 編碼器。同時用Verilog HDL 硬件描述語言對此設計進行了仿真驗證，最后使用75 MHz的主時鐘頻率，在Xilinx 公司Virtex-5 系列XC5VLX110-F1153型號芯片下完成了硬件的調試，仿真及在線測試結果表明，達到了預期的設計要求，并用于實際項目中，以此證明該方案具有較強的實用性。（作者：劉海濤，楊志強，李重儀）