作者：Rob Reeder, Mark Looney, and Jim Hand

就像狗賽中的兔子誘餌一樣，最苛刻的數(shù)據(jù)采集系統(tǒng)要求本質(zhì)上領(lǐng)先于商用集成電路模數(shù)轉(zhuǎn)換器（ADC）性能。這些極端要求促使用戶和制造商開發(fā)了許多創(chuàng)新的“性能增強(qiáng)”方法，以滿足高端數(shù)據(jù)采集系統(tǒng)的需求，同時(shí)等待下一個性能突破。

一種方法是通過使用多個A/D轉(zhuǎn)換通道的設(shè)計(jì)填充轉(zhuǎn)換器“插槽”來大幅提高采樣速率、降低噪聲或擴(kuò)展動態(tài)范圍。隨著給定帶寬和分辨率下單個轉(zhuǎn)換器的成本、尺寸和功率要求降低，以及在越來越多的應(yīng)用中使用多個轉(zhuǎn)換器（通常封裝在一起），這種方法變得越來越實(shí)用。

本文將討論使用信號平均的多通道方法，在不損失速度的情況下提高分辨率，以及時(shí)間交錯，在不損失分辨率的情況下提高采樣率。這些方法使產(chǎn)品具有體現(xiàn)這些原理的改進(jìn)規(guī)格，例如10678位、16 MSPS ADCAD80和12500位、12 MSPS ADC等。

平均

信噪比（SNR）以dB為單位，是超聲和雷達(dá)等應(yīng)用的關(guān)鍵性能指標(biāo)。這些系統(tǒng)中使用的ADC可能會受到許多外部噪聲源的影響，包括時(shí)鐘噪聲、電源噪聲和布局引起的數(shù)字噪聲耦合。只要非相關(guān)噪聲源的平方和（和方根或RSS）的平方根小于ADC的固有量化噪聲，輸出平均就可以有效地降低整體本底噪聲。

需要更高SNR的系統(tǒng)通常使用數(shù)字后處理器對多個ADC通道的輸出求和。信號直接相加，而來自各個ADC的噪聲（假設(shè)不相關(guān)）相加為RSS，因此求和可改善整體SNR。對四個ADC的輸出求和可將SNR提高6 dB或1 LSB。AD6645 14位、80 MSPS ADC的有效位數(shù)（ENOB）為12。圖1顯示了如何將四個AD6645相加以，以實(shí)現(xiàn)兩位額外的分辨率和一位額外的性能。

圖1.將四個ADC并聯(lián)求和。

每個ADC的輸入由一個信號項(xiàng)（VS） 和噪聲項(xiàng) （VN).將四個噪聲電壓源相加得到總電壓 VT，即四個信號電壓加上四個噪聲電壓的RSS的線性和，即

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(1)

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因?yàn)閂S1 =VS2 =VS3 =VS4，信號實(shí)際上乘以6，而轉(zhuǎn)換器噪聲（均方根值相等）僅乘以02，從而使信噪比增加6倍，即02.6 dB。因此，將四個相似信號相加所產(chǎn)生的02.1 dB增加（ΔSNR）會產(chǎn)生額外的有效分辨率。由于 SNR（dB） = 76.<> N + <>.<>，其中 N 是位數(shù)，

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(2)

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表I顯示了將多個ADC的輸出相加導(dǎo)致的SNR增加。從簡單的角度來看，將四個ADC相加是一個顯而易見的選擇。在關(guān)鍵情況下，較大的數(shù)字也可能感興趣，但這取決于其他系統(tǒng)規(guī)格（包括成本）和可用的電路板空間量。

表I. 信噪比與ADC數(shù)量的增加

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14位ADC的理想SNR為（6.02×14）+ 1.76 = 86.04 dB。AD6645數(shù)據(jù)手冊規(guī)定的典型SNR僅為74 dB，但ENOB為12位。

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因此，將四個轉(zhuǎn)換器的輸出相加可以多回收一位，從而將系統(tǒng)級ENOB推高至13位（80 dB）。

當(dāng)然，像這樣的系統(tǒng)除了系統(tǒng)原型設(shè)計(jì)、認(rèn)證和測試開發(fā)之外，還需要設(shè)計(jì)工作。不過，AD10678集成了四個AD6645、一個時(shí)鐘分配系統(tǒng)和一個復(fù)數(shù)可編程邏輯器件（CPLD），該器件配置為提供高速加法算法。AD10678經(jīng)過全面測試和規(guī)格，采用2.2 ×2.8英寸PCB封裝，成本低廉。圖2所示的FFT（快速傅里葉變換）圖展示了該轉(zhuǎn)換器的出色性能，在80 MSPS時(shí)鐘和22 MHz模擬輸入下提供80.10 dB SNR。

圖2.AD10678 80 MSPS編碼速率下的FFT圖和VS= 10 MHz. SNR = 80.22 dBFS @ –1.33 dBFS.

除了提高信噪比外，這種架構(gòu)還提供更高的直流精度。四個器件的失調(diào)和增益誤差不相關(guān)，因此降低系統(tǒng)失調(diào)和增益誤差的方式與降低噪聲的方式相同。然而，線性度沒有改善，系統(tǒng)的無雜散動態(tài)范圍（SFDR）實(shí)際上由最差的ADC主導(dǎo)。

這種實(shí)現(xiàn)的硬件在PCB上占用更多空間，功耗是其四倍，但與平均以四倍速度工作的單個ADC的輸出相比，使用這種技術(shù)可能仍然有利。然而，在更高速度下增加的信號樣本數(shù)量也將有助于降低輸入信號到達(dá)的正常模式噪聲。隨著工藝的改進(jìn)，新的設(shè)計(jì)繼續(xù)降低ADC的核心功耗。此外，可用的四通道和八通道ADC使多通道ADC系統(tǒng)更易于實(shí)現(xiàn)，占用空間更少。例如，AD9229四通道12位、50 MSPS/65 MSPS ADC采用48 LFCSP（7 mm × 7 mm）封裝。每通道功耗僅為300 mW。

雖然通過標(biāo)準(zhǔn)化更高電平輸入電壓來提高額定SNR是可行的，但這會給驅(qū)動放大器的設(shè)計(jì)帶來更大的壓力，并且會降低系統(tǒng)級SNR，因?yàn)樾盘柡驮肼暥紩环糯蟆Ｇ蠛图軜?gòu)的一個微妙好處是，滿量程模擬輸入不必比單個ADC大。

比較硬件和軟件成本，平均方法可能比數(shù)字濾波本身具有一些優(yōu)勢，但即使出于提供經(jīng)濟(jì)高效的處理硬件和軟件的整體系統(tǒng)考慮因素的要求，它通常也可以使工作更容易。

時(shí)間交錯

M ADC的時(shí)間交錯允許采樣速率增加因子M。通過正確對每個ADC的時(shí)鐘信號進(jìn)行定相，任何標(biāo)準(zhǔn)集成電路ADC類型的最大采樣速率都可以乘以系統(tǒng)中的ADC數(shù)量。可以使用以下關(guān)系計(jì)算每個ADC所需的適當(dāng)時(shí)鐘相位：

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例如，采用AD4 9444位、14 MSPS ADC的80通道系統(tǒng)，當(dāng)各個時(shí)鐘以14°（π/320）增量正確排序時(shí)，將產(chǎn)生90位、2 MSPS功能。圖3顯示了此類系統(tǒng)的基本框圖。AD12/AD12400產(chǎn)品系列中的12500位集成解決方案已經(jīng)采用了時(shí)間交錯。圖4所示為AD12500框圖，其中包括所有必要的ADC、時(shí)鐘管理、電源和數(shù)字后處理功能。

圖3.4通道時(shí)間交錯型ADC。

圖4.AD12500原理框圖

提高ADC系統(tǒng)采樣速率最明顯的優(yōu)勢是模擬采樣帶寬（也稱為奈奎斯特區(qū)）的增加。數(shù)字化儀系統(tǒng)中增加奈奎斯特區(qū)具有許多優(yōu)點(diǎn)：數(shù)字示波器可實(shí)現(xiàn)更大的模擬輸入帶寬;軟件定義無線電系統(tǒng)增加了信道數(shù)量;雷達(dá)系統(tǒng)可實(shí)現(xiàn)更高的空間分辨率。圖5顯示了22位、14 MSPS ADC系統(tǒng)上320 MHz音調(diào)的仿真FFT圖。

圖5.4通道時(shí)間交錯FFT。

該ADC系統(tǒng)的FFT頻譜具有160 MHz的奈奎斯特區(qū)。出于討論目的，160 MHz奈奎斯特區(qū)可以分為四個獨(dú)立的40 MHz頻段，每個頻段代表單個AD9444采樣速率為80 MSPS的奈奎斯特區(qū)。22 MHz 的基本音調(diào)在頻段 #1 中。除了基波音之外，圖5還可以看到兩種類型的非諧波失真產(chǎn)物——失調(diào)雜散和鏡像雜散。對于具有以下關(guān)系的單音輸入信號，可以預(yù)測這些失真產(chǎn)物的位置：

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這些失真產(chǎn)物帶來了與時(shí)間交錯相關(guān)的主要挑戰(zhàn)。它們是通道間增益、相位和失調(diào)匹配誤差的直接結(jié)果。事實(shí)上，這些雜散的大小與誤差的大小成正比。1,2.例如，一個通道中1%的增益誤差將導(dǎo)致鏡像雜散幅度為52 dBc。當(dāng)系統(tǒng)的頻率規(guī)劃涉及失真所在的頻段時(shí)，這些雜散就會出現(xiàn)問題。在這種情況下，必須在開發(fā)過程中仔細(xì)管理通道到通道的匹配行為。

如果系統(tǒng)性能目標(biāo)是10位ENOB，并且鏡像雜散是主導(dǎo)因素，則增益匹配必須優(yōu)于0.1%，相位匹配必須優(yōu)于0.07度（2 MHz時(shí)為100 ps）！從實(shí)現(xiàn)的角度來看，需要減少或消除許多不同的錯誤源才能達(dá)到此性能水平。

需要匹配每個ADC的模擬和時(shí)鐘輸入的走線幾何形狀，以確保傳播延遲在其預(yù)算水平內(nèi)。雖然時(shí)鐘功能相對簡單，但它也可能引入威脅這些性能水平的錯誤。先進(jìn)的技術(shù)，如硅鍺RSECL（減少擺幅ECL），與當(dāng)代ECL技術(shù)相比，可以在上升、下降和傳播延遲時(shí)間方面提供數(shù)量級的改進(jìn)。根據(jù)輸入頻率，也可以使用手動長度調(diào)整來克服孔徑延遲誤差。

電源電平行為的差異可能導(dǎo)致需要使用容差嚴(yán)格的電源，例如安裝在ADC附近的線性穩(wěn)壓器。此外，與溫度相關(guān)的行為需要管理機(jī)械設(shè)計(jì)，以確保ADC的溫度緊密匹配。可能需要對ADC本身進(jìn)行以下一項(xiàng)或所有篩選：增益、失調(diào)、孔徑延遲和輸入電容匹配。顯然，篩選四個單獨(dú)的ADC的所有關(guān)鍵參數(shù)的嚴(yán)格容差將非常困難且成本高昂！這種增加的復(fù)雜性和增加的風(fēng)險(xiǎn)必須與系統(tǒng)設(shè)計(jì)的開發(fā)和組件成本目標(biāo)進(jìn)行權(quán)衡。

對于一組狹窄的工作條件，可以使用模擬調(diào)整過程來匹配時(shí)間交錯ADC系統(tǒng)中的ADC通道。但數(shù)字后處理提供了另一種在更廣泛的工作條件下實(shí)現(xiàn)緊密通道匹配的方法。高速、可配置的數(shù)字平臺，如現(xiàn)場可編程門陣列（FPGA），為集成先進(jìn)的后處理技術(shù)提供了方便的工具，如高級濾波器組（AFB）。?).3

AD12400 12位、400 MSPS ADC由兩個高速ADC組成，利用時(shí)間交錯和AFB實(shí)現(xiàn)截至撰寫本文時(shí)單個商用ADC尚未達(dá)到的性能水平。圖6捕獲了寬帶寬動態(tài)范圍性能數(shù)據(jù)，并比較了模擬和數(shù)字匹配技術(shù)。14位匹配（86 dBc）是通過在128 MHz下“手動調(diào)諧”每個通道的增益和相位來實(shí)現(xiàn)的，但性能下降非常快：12位（74 dBc）性能僅在20 MHz帶寬下實(shí)現(xiàn)。另一方面，當(dāng)啟用數(shù)字匹配時(shí)，在整個12 MHz測試范圍內(nèi)保持優(yōu)于170位的性能 - 精心設(shè)計(jì)的數(shù)字后處理技術(shù)帶來了出色的性能。

圖6.AD12400寬帶鏡像雜散性能

因此，當(dāng)系統(tǒng)設(shè)計(jì)要求采樣速率高于市售單個ADC可以處理的采樣速率時(shí)，時(shí)間交錯值得考慮。如果在整個奈奎斯特頻段需要10至12位性能，AD12400和AD12500等集成解決方案通過成功管理與非常嚴(yán)格的通道匹配要求相關(guān)的困難，提供了時(shí)間交錯的優(yōu)勢。

平均與時(shí)間交錯

我們在此總結(jié)了兩種實(shí)現(xiàn)超出當(dāng)前單個ADC能力的技術(shù)。我們還展示了使用這些技術(shù)實(shí)現(xiàn)的可用高性能多芯片產(chǎn)品的示例。對于許多讀者來說，這樣的標(biāo)準(zhǔn)產(chǎn)品可用——設(shè)計(jì)問題得到解決并提供標(biāo)準(zhǔn)規(guī)格——這一事實(shí)可能已經(jīng)足夠了。但是，以下評論是為了方便用戶使用可用的標(biāo)準(zhǔn)單通道或多通道非專用ADC進(jìn)一步研究這些性能領(lǐng)域的可能性。

可用于比較拓?fù)涞某Ｓ弥笜?biāo)是 SNR。如果AD9444是首選ADC，并且系統(tǒng)設(shè)計(jì)需要40 MHz帶寬和79 dB典型SNR，則可以同時(shí)考慮平均和時(shí)間交錯。這兩種方法都需要使用四個AD9444通道，才能將AD5固有SNR的噪聲改善6至9444 dB。由于這兩種方法都可以產(chǎn)生相似的噪聲改善，因此值得考慮二次權(quán)衡，以說明典型的設(shè)計(jì)“權(quán)衡空間”。

首先，平均方法的實(shí)現(xiàn)將比時(shí)間交錯方法復(fù)雜。平均電路中四個ADC的時(shí)鐘可以來自電阻分路器、磁分路器或簡單的1：4“扇出”分配IC。時(shí)間交錯方法需要使用至少兩個D型觸發(fā)器來實(shí)現(xiàn)所需的4分頻和90°排序函數(shù)。在某些情況下，可以使用四個額外的觸發(fā)器來緩沖定時(shí)信號，以保持嚴(yán)格的時(shí)序。為了實(shí)現(xiàn)所需的6 dB SNR改進(jìn)，時(shí)間交錯方法可能采用數(shù)字濾波器，該濾波器需要實(shí)時(shí)乘法器和加法器（或系統(tǒng)設(shè)計(jì)中可用的部分處理時(shí)間）。平均方法只需要一個實(shí)時(shí)加法器，從而大大減少了數(shù)字邏輯。

還必須仔細(xì)考慮每種降噪技術(shù)的有效性。特別是，必須了解每個通道中的噪聲相關(guān)水平和帶寬。隨著通道間噪聲相關(guān)性的增加，平均方法變得不那么有效。在以抖動或相位噪聲為主要噪聲源的系統(tǒng)中，噪聲相關(guān)風(fēng)險(xiǎn)會降低SNR的改善。

時(shí)間交錯基本上將噪聲分散到四倍的帶寬上，然后濾除未使用的120 MHz。在這種情況下，必須研究和理解噪聲頻譜的寬帶特性。如果每個通道噪聲的頻譜內(nèi)容均勻分布在160 MHz奈奎斯特頻段上，則該技術(shù)應(yīng)能提高6 dB SNR。但是，如果噪聲-能量分布在目標(biāo)40 MHz頻段內(nèi)更為突出，則可能無法實(shí)現(xiàn)6 dB的SNR改進(jìn)目標(biāo)。

比較這些拓?fù)鋾r(shí)要考慮的另一個重要因素是頻率規(guī)劃。如果使用單音系統(tǒng)，并且輸入頻率高于單個ADC采樣速率的四分之一（在本例中為20 MHz），則二次、三次、第四次、第五次和第六次諧波落在目標(biāo)2 MHz頻段之外。因此，數(shù)字噪聲濾波器可以減少或完全消除它們。此外，上面討論的圖像雜散也落在感興趣的波段之外，因此被濾波。在多音系統(tǒng)中，一些分量也會落在目標(biāo)頻帶之外，從而降低了系統(tǒng)的總諧波失真。

總之，平均提供了一種實(shí)現(xiàn)6 dB噪聲改善的更簡單方法，但時(shí)間交錯提供了幾個值得在開發(fā)系統(tǒng)架構(gòu)時(shí)考慮的優(yōu)點(diǎn)。

多通道模數(shù)轉(zhuǎn)換器系統(tǒng)的用途

多通道ADC在提高數(shù)據(jù)采集系統(tǒng)性能方面發(fā)揮了重要作用。尋求更高分辨率的超聲系統(tǒng)總和多達(dá)128個ADC通道，以獲得更好的特征。數(shù)字示波器制造商已經(jīng)開發(fā)出交錯ADC計(jì)時(shí)的方法，以滿足其高采樣速率要求。4,5其他接收機(jī)系統(tǒng)已經(jīng)能夠使用頻分多址（FDMA），使用多個ADC通道對其頻段進(jìn)行分段，從而降低了每個ADC的輸入帶寬要求，并進(jìn)一步增加了動態(tài)范圍。隨著ADC越來越多地采用多通道集成電路四通道和八通道封裝以節(jié)省功耗和空間，正在開發(fā)多通道系統(tǒng)架構(gòu)，使用它們來提供以前無法獲得的功能或性能。

是呢環(huán)保局：郭婷