高速PCB設計的綜合測試題

綜合測試題

答卷人：????????????? 得分：???????????? 折合：??? 55%????

一. 封裝知識考核(7分)

(1)??????請闡明BGA封裝為什么比DIP封裝先進.(2分)

(2)?????? CSP封裝的全稱是什么?(2分)

(3)???????CSP封裝比其他封裝更為先進的地方表現在那些方面?(3分)

二. 下圖為PCB板上的一條內存地址總線電路.

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給出條件:

1.???? 圖中n=8,其中L1=L2=…=L8=1 inch；圖中的傳輸線長度只考慮此8段,其他不考慮。

2.???? 驅動端的上升和下降時間都為1ns。

3.???? 傳輸線上每隔1 inch連接1個芯片負載。

4.???? 傳輸線上的單位寄生電容為3pf/inch.每個芯片的等效電容為6pf。

5.???? 傳輸線為帶狀線.介電常數為4.5，Z0=60歐姆.

6.???? 傳輸線中如果接入負載后的等效電容為C/=Cline+NCload/length。

(12分)

問題:

(1)? 傳輸線不在不接入負載的情況下的等效電容C/為多少?它的等效電感呢?(4分)

(2)? 傳輸線接入負載后的等效阻抗為Z/ 為多少?(3分)

(3)? 傳輸線在接入負載和未接入負載情況下分別的傳輸速度是多少?(ps/inch)(5分)

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三.根據下面的圖示完成圖后問題。(記住,為下降沿)

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(1)? 完成下面的反射分析圖.(要求,圖中給出的為分線,分子請填入此時輸出電壓.分母為此時該點電壓值)(5+5分)

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(2)? 在上面相同的情況下如果,加入了始端串聯匹配（不考慮信號在源端的反射）,請繼續完成上面兩個圖. (5+5分)

三. 判斷計算后向串擾的飽和，完成下面的表格(14分)

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四. 根據下面給出的圖例，測量數據填入表格中的空格(22分)

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五．下圖是一個疊層及旁路電容設計參考圖，實際測量結果發現，在100MHz到2G的頻率范圍內噪聲干擾比較嚴重，試根據你的學習體會，回答以下問題：

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1．請指出上述設計中的兩個主要問題：(3分)

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2．隨著電源和地層之間的介質距離變小，以下參數的變化情況為：(3分)

層間電容????? 電源層阻抗???? 諧振頻率點??????

（在空缺處填“變大”“變小”或者“不變”）

3．隨著介質的εr變大，以下參數的變化情況為(3分)

層間電容????? 電源層阻抗???? 諧振頻率點????

（在空缺處填“變大”“變小”或者“不變”）

4．假設這個設計是一個128位的I/O總線，所有I/O同時發生開關輸出，系統電源是3.3伏，允許的電源變化波動范圍為+/-5%，發生同步開關輸出的時間為150us，經過仿真測量，每個I/O管腳的1us之內通過的電量為3.83X10-8庫侖。

試計算：需要多大的旁路電容才能滿足設計的需要？如果每個管腳通過的最大瞬間電流為6.5X10+7安培/秒，則電源系統允許的最大電感是多大？(8分)

六． 在一些PCB板layout的過程中，工程師喜歡在一些高頻率的信號線周圍進行鋪銅保護，并在上面進行打孔接地。請從您了解的各個知識方面判斷這樣是否合理，需要注意哪些方面？并給與理論分析。(8分)