??1、如何處理實(shí)際布線中的一些理論沖突的問題

問：在實(shí)際布線中，很多理論是相互沖突的；例如： 1。處理多個(gè)模/數(shù)地的接法：理論上是應(yīng)該相互隔離的，但在實(shí)際的小型化、高密度布線中，由于空間的局限或者絕對(duì)的隔離會(huì)導(dǎo)致小信號(hào)模擬地走線過長(zhǎng)，很難實(shí)現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個(gè)完整的孤島，該功能模塊的模/數(shù)地都連接在這一個(gè)孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？ 2。理論上晶振與CPU的連線應(yīng)該盡量短，由于結(jié)構(gòu)布局的原因，晶振與CPU的連線比較長(zhǎng)、比較細(xì)，因此受到了干擾，工作不穩(wěn)定，這時(shí)如何從布線解決這個(gè)問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請(qǐng)問如何解決這些沖突？多謝！

答：1. 基本上, 將模/數(shù)地分割隔離是對(duì)的。 要注意的是信號(hào)走線盡量不要跨過有分割的 地方(moat), 還有不要讓電源和信號(hào)的回流電流路徑(returning current path)變太大。 2. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號(hào), 必須滿足loop gain與phase的規(guī)范, 而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無(wú)法完全隔離干擾。 而且離的太遠(yuǎn), 地平面上的噪聲也會(huì)影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進(jìn)可能靠近。 3. 確實(shí)高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號(hào)的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號(hào)走內(nèi)層。 最后才用電阻電容或ferrite bead的方式, 以降低對(duì)信號(hào)的傷害。

2。在高速設(shè)計(jì)中，如何解決信號(hào)的完整性問題？差分布線方式是如何實(shí)現(xiàn)的？對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線，如何實(shí)現(xiàn)差分布線？

答：信號(hào)完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。 差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長(zhǎng)度要盡量一樣長(zhǎng)，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實(shí)現(xiàn)的方式較多。 要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。所以對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無(wú)法使用差分布線的。

3。 關(guān)于高速差分信號(hào)布線

問：在pcb上靠近平行走高速差分信號(hào)線對(duì)的時(shí)候，在阻抗匹配的情況下，由于兩線的相互耦合，會(huì)帶來很多好處。但是有觀點(diǎn)認(rèn)為這樣會(huì)增大信號(hào)的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評(píng)估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，我不懂那一種效果更好。我的信號(hào)1GHz以上，阻抗為50歐姆。在用軟件計(jì)算時(shí)，差分線對(duì)也是以50歐姆來計(jì)算嗎？還是以100歐姆來算？接收端差分線對(duì)之間可否加一匹配電阻？謝謝！

答：會(huì)使高頻信號(hào)能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng)(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時(shí), 可看出他們對(duì)信號(hào)衰減的影響程度。 差分線的耦合是會(huì)影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會(huì)使信號(hào)源送到線上的電壓小一點(diǎn)。 至于, 因耦合而使信號(hào)衰減的理論分析我并沒有看過, 所以我無(wú)法評(píng)論。 對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。 需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴?若兩線忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。 差分阻抗的計(jì)算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因?yàn)轳詈隙a(chǎn)生的阻抗, 與線距有關(guān)。 所以, 要設(shè)計(jì)差分阻抗為100歐姆時(shí), 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。

4。
問：要提高抗干擾性，除了模擬地和數(shù)字地分開只在電源一點(diǎn)連接，加粗地線和電源線外，希望專家給一些好的意見和建議！

答：除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數(shù)字電路共享電源, 最好要加濾波線路。 另外, 數(shù)字信號(hào)和模擬信號(hào)不要有交錯(cuò), 尤其不要跨過分割地的地方(moat)。

5。 關(guān)于高速PCB設(shè)計(jì)中信號(hào)層空白區(qū)域敷銅接地問題

問：在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，那么多個(gè)信號(hào)層的敷銅是都接地好呢， 還是一半接地，一半接電源好呢？

答：般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離， 因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。 也要注意不要影響到它層的特 性阻抗， 例如在dual stripline的結(jié)構(gòu)時(shí)。??
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6。 高速信號(hào)線的匹配問題??????????????
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問：在高速板(如p4的主板)layour，為什么要求高速信號(hào)線(如cpu數(shù)據(jù)，地址信號(hào)線）要匹配? 如果不匹配會(huì)帶來什么隱患？其匹配的長(zhǎng)度范圍（既信號(hào)線的時(shí)滯差）是由什么因素決定的，怎樣計(jì)算？

答： 要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(yīng)(transmission line effect)所引起的反射(reflection)影響到信號(hào)完整性(signal integrity)和延遲時(shí)間(flight time)。也就是說如果不匹配，則信號(hào)會(huì)被反射影響其質(zhì)量。 所有走線的長(zhǎng)度范圍都是根據(jù)時(shí)序(timing)的要求所訂出來的。影響信號(hào)延遲時(shí)間的因素很多，走線長(zhǎng)度只是其一。P4要求某些信號(hào)線長(zhǎng)度要在某個(gè)范圍就是根據(jù)該信號(hào)所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長(zhǎng)度的允許誤差。 至于， 上述兩種模式時(shí)序的計(jì)算， 限于時(shí)間與篇幅不方便在此詳述， 請(qǐng)到下列網(wǎng)http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節(jié)內(nèi)有詳述。

7。
問： 在高密度印制板上通過軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測(cè)試要求嗎?添加測(cè)試點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量？

答：一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法自動(dòng)對(duì)每段線都加上測(cè)試點(diǎn)，當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。 至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定。基本上外加的測(cè)試點(diǎn)(不用線上既有的穿孔(via or DIP pin)當(dāng)測(cè)試點(diǎn))可能加在線上或是從線上拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在線上，后者則是多了一段分支。這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿足測(cè)試機(jī)具的要求)分支越短越好。
8。如何選擇PCB板材?如何避免高速數(shù)據(jù)傳輸對(duì)周圍模擬小信號(hào)的高頻干擾,有沒有一些設(shè)計(jì)的基本思路? 謝謝

答：選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損dielectric loss會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。 避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)。可用拉大高速信號(hào)和模擬信號(hào)之間的距離，或加ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。????

9。眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanicalzkeepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer這些層不知道它們的確切含義。希望您指教。

答：在EDA軟件的專門術(shù)語(yǔ)中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。
Mechnical: 一般多指板型機(jī)械加工尺寸標(biāo)注層 Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區(qū)域。這幾個(gè)限制可以獨(dú)立分開定義。 Topoverlay: 無(wú)法從字面得知其意義。多提供些訊息來進(jìn)一步討論。
Bottomoverlay: 無(wú)法從字面得知其意義。可多提供些訊息來進(jìn)一步討論。
Toppaste: 頂層需要露出銅皮上錫膏的部分。
Bottompaste: 底層需要露出銅皮上錫膏的部分。
Topsolder: 應(yīng)指頂層阻焊層，避免在制造過程中或?qū)?a target="_blank">維修時(shí)可能不小心的短路 Bottomsolder: 應(yīng)指底層阻焊層。
Drillguide: 可能是不同孔徑大小，對(duì)應(yīng)的符號(hào)，個(gè)數(shù)的一個(gè)表。
Drilldrawing: 指孔位圖，各個(gè)不同的孔徑會(huì)有一個(gè)對(duì)應(yīng)的符號(hào)。
Multilayer: 應(yīng)該沒有單獨(dú)這一層，能指多層板，針對(duì)單面板和雙面板而言。

10。一個(gè)系統(tǒng)往往分成若干個(gè)PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導(dǎo)致形成許許多多的環(huán)路，產(chǎn)生諸如低頻環(huán)路噪聲，不知這個(gè)問題如何解決？

答：各個(gè)PCB板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如A板子有電源或信號(hào)送到B板子，一定會(huì)有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會(huì)找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對(duì)其它較敏感信號(hào)的影響。