隨著CMOS 2.0的出現(xiàn)，芯片設(shè)計(jì)領(lǐng)域正處于革命的邊緣。

CMOS 是幾十年來(lái)更小的晶體管和更快的計(jì)算機(jī)背后的硅邏輯技術(shù)，正在進(jìn)入一個(gè)新階段。CMOS 使用兩種成對(duì)的晶體管來(lái)限制電路的功耗。在這個(gè)新階段“CMOS 2.0”中，該部分不會(huì)改變，但處理器和其他復(fù)雜 CMOS 芯片的制造方式將會(huì)改變。總部位于比利時(shí)的納米技術(shù)研究中心Imec的邏輯技術(shù)副總裁Julien Ryckaert向IEEE Spectrum介紹了事情的發(fā)展方向。

為什么CMOS進(jìn)入了一個(gè)新階段？

Julien Ryckaert：?CMOS 是 20 世紀(jì) 60 年代構(gòu)建微處理器的技術(shù)選擇。使晶體管和互連器件變得更小，以使其更好地工作 60、70 年。但這種情況已經(jīng)開(kāi)始崩潰。

Ryckaert：多年來(lái)，人們使 CPU 和 GPU 等片上系統(tǒng) (SoC) 變得越來(lái)越復(fù)雜。也就是說(shuō)，他們將越來(lái)越多的操作集成到同一個(gè)硅芯片上。這是有道理的，因?yàn)樵诠杵弦苿?dòng)數(shù)據(jù)比在計(jì)算機(jī)中的芯片之間移動(dòng)數(shù)據(jù)要高效得多。

長(zhǎng)期以來(lái)，CMOS 晶體管和互連的縮小使所有這些操作都能更好地工作。但現(xiàn)在，構(gòu)建整個(gè) SoC、僅通過(guò)擴(kuò)展設(shè)備和互連來(lái)使其變得更好變得越來(lái)越困難。例如，SRAM的擴(kuò)展性和邏輯性不再相同。

現(xiàn)代CMOS擴(kuò)展的挑戰(zhàn)

隨著半導(dǎo)體技術(shù)的進(jìn)步，現(xiàn)代CMOS縮放面臨著復(fù)雜的挑戰(zhàn)。縮小晶體管以提高性能會(huì)遇到功耗、散熱和量子效應(yīng)等障礙。平衡這些因素對(duì)于維持電子設(shè)備創(chuàng)新步伐至關(guān)重要。

短通道效應(yīng) （SCE）

短溝道效應(yīng) （SCE）?是指當(dāng)器件尺寸達(dá)到 1μm 時(shí)，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管 （MOSFET） 中發(fā)生的不利效應(yīng)。這些效應(yīng)主要是由于物理柵極長(zhǎng)度的減小以及溝道漏極端電場(chǎng)的增加所致。

隨著柵極長(zhǎng)度的減小，柵極對(duì)溝道的控制減弱，導(dǎo)致漏電流增加、載流子遷移率降低、閾值電壓控制降低等各種不利影響。

從歷史上看，研究人員專注于減少物理柵極氧化物厚度，并設(shè)計(jì)源極、漏極和溝道的摻雜曲線，以減輕這些影響。然而，半導(dǎo)體領(lǐng)域引入了新的材料和器件架構(gòu)，如應(yīng)變溝道、高介電常數(shù) （k） 金屬柵極 （HKMG）、絕緣體上硅 （SOI） 和翅片場(chǎng)效應(yīng)晶體管 （FinFET），以積極抑制短通道效應(yīng) （SCE） 并應(yīng)對(duì)其他不利影響。

傳統(tǒng)擴(kuò)展工作的局限性

CMOS技術(shù)的持續(xù)擴(kuò)容遇到了障礙，這主要是由于傳統(tǒng)擴(kuò)容工作的局限性。最新的國(guó)際設(shè)備和系統(tǒng)路線圖 （IRDS） 表明，對(duì)于低功耗 （LP） 和高性能 （HP） 應(yīng)用，亞 5 納米技術(shù)節(jié)點(diǎn)的擴(kuò)展將分別在 14 納米和 12 納米的物理柵極長(zhǎng)度上停滯不前，這給進(jìn)一步擴(kuò)展帶來(lái)了重大挑戰(zhàn)。

器件靜電和可變性

改進(jìn)器件靜電特性和解決超縮放MOSFET的可變性問(wèn)題已成為現(xiàn)代CMOS縮放的關(guān)鍵挑戰(zhàn)。

這里的器件靜電是指FET的可擴(kuò)展性的量化和改進(jìn)。自然長(zhǎng)度 λ 通過(guò)捕獲從源極或漏極到溝道的電位變化的陡峭程度來(lái)量化 FET 的可擴(kuò)展性。信道電位的有效調(diào)制對(duì)于控制移動(dòng)電荷載流子群體至關(guān)重要，而解決這些靜電挑戰(zhàn)對(duì)于可擴(kuò)展性至關(guān)重要。?

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上面的流程圖說(shuō)明了使用抽頭分層擴(kuò)展的 FET 擴(kuò)展場(chǎng)景。抽頭的工作方式類似于 FET，使用旋鈕或閘門(mén)控制水或電荷載流子從源頭流向通過(guò)通道的排水管。不同形式的分流器代表不同的縮放方案。自然長(zhǎng)度用 λ 表示。

解決辦法是什么？

Ryckaert：歸根結(jié)底，摩爾定律并不是要提供更小的晶體管和互連，而是要在單位面積上實(shí)現(xiàn)更多功能。因此，您開(kāi)始看到的是突破某些功能，例如邏輯和 SRAM，使用能夠發(fā)揮各自最佳優(yōu)勢(shì)的技術(shù)將它們構(gòu)建在單獨(dú)的小芯片上，然后使用先進(jìn)的 3D 封裝技術(shù)重新集成它們。您可以連接構(gòu)建在不同基板上的兩個(gè)功能，并實(shí)現(xiàn)這兩個(gè)功能之間的通信效率，該效率與這兩個(gè)功能位于同一基板上時(shí)的效率相媲美。這是我們所說(shuō)的智能分解或系統(tǒng)技術(shù)協(xié)同優(yōu)化的演變。

那是CMOS 2.0嗎？

Ryckaert：我們?cè)?CMOS 2.0 中所做的事情正在進(jìn)一步推動(dòng)這一想法，通過(guò)更細(xì)粒度的功能分解和更多芯片的堆疊。CMOS 2.0 的第一個(gè)跡象是背面供電網(wǎng)絡(luò)即將到來(lái)。在當(dāng)今的芯片上，所有互連（包括傳輸數(shù)據(jù)的互連和提供電力的互連）都位于硅的正面（晶體管上方）。這兩種類型的互連具有不同的功能和不同的要求，但迄今為止它們必須以折中的方式存在。背面電源將電力傳輸互連移動(dòng)到硅下方，本質(zhì)上將芯片轉(zhuǎn)變?yōu)閵A在兩個(gè)互連堆棧之間的有源晶體管層，每個(gè)堆棧具有不同的功能。

CMOS 2.0 中晶體管和互連是否仍然需要保持尺寸縮??？

Ryckaert：是的，因?yàn)樵谠摱褩５哪硞€(gè)位置，您仍然會(huì)有一個(gè)層，每單位面積仍然需要更多的晶體管。但現(xiàn)在，因?yàn)槟呀?jīng)消除了它曾經(jīng)具有的所有其他限制，所以您可以讓該層通過(guò)非常適合它的技術(shù)很好地?cái)U(kuò)展。

CMOS 2.0的未來(lái)

CMOS 2.0的潛在應(yīng)用非常廣泛，涵蓋各個(gè)行業(yè): 人工智能（AI）：?神經(jīng)形態(tài)芯片可以顯著加速人工智能的開(kāi)發(fā)，實(shí)現(xiàn)復(fù)雜算法的更快訓(xùn)練，并為更先進(jìn)的人工智能應(yīng)用鋪平道路。 物聯(lián)網(wǎng) (IoT)：?其小型化和能效優(yōu)勢(shì)可以促進(jìn)更小、更節(jié)能的物聯(lián)網(wǎng)設(shè)備的開(kāi)發(fā)，促進(jìn)互聯(lián)世界的發(fā)展。 高性能計(jì)算 (HPC)：?其支持的先進(jìn)芯片架構(gòu)可以釋放新的計(jì)算能力水平，促進(jìn)復(fù)雜的科學(xué)模擬和數(shù)據(jù)分析。 消費(fèi)電子產(chǎn)品：?更密集、更高效的芯片的潛力可以帶來(lái)更時(shí)尚、更強(qiáng)大的智能手機(jī)、筆記本電腦和其他消費(fèi)設(shè)備。

結(jié)語(yǔ)

CMOS 2.0 是imec 對(duì)未來(lái)芯片設(shè)計(jì)愿景的頂峰，涵蓋了全3D 芯片設(shè)計(jì)。我們已經(jīng)看到 AMD 第二代 3D V-Cache 的內(nèi)存堆疊，它將 L3 內(nèi)存堆疊在處理器頂部以提高內(nèi)存容量，但imec 設(shè)想整個(gè)緩存層次結(jié)構(gòu)包含在其自己的層中，包括 L1、L2 和 L3 緩存垂直堆疊在構(gòu)成處理核心的晶體管上方的自己的芯片上。

每個(gè)級(jí)別的緩存都將使用最適合該任務(wù)的晶體管來(lái)創(chuàng)建，這意味著 SRAM 的較舊節(jié)點(diǎn)，隨著SRAM 擴(kuò)展速度開(kāi)始大幅放緩，這一點(diǎn)變得更加重要。SRAM 縮小的規(guī)模導(dǎo)致緩存消耗了更高比例的芯片，從而導(dǎo)致每 MB 成本增加，并阻礙芯片制造商使用更大的緩存。因此，通過(guò) 3D 堆疊遷移到密度較低的緩存節(jié)點(diǎn)所帶來(lái)的成本降低也可能導(dǎo)致緩存比我們過(guò)去看到的大得多。如果實(shí)施正確，3D 堆棧還可以幫助緩解與較大緩存相關(guān)的延遲問(wèn)題。

CMOS 2.0革命開(kāi)啟了芯片設(shè)計(jì)史上的變革性篇章。然而，通過(guò)采用新材料、設(shè)備結(jié)構(gòu)和設(shè)計(jì)范式，它有可能解決當(dāng)前的局限性，解鎖新功能，并將技術(shù)領(lǐng)域推向更光明的未來(lái)。隨著該領(lǐng)域的研究和開(kāi)發(fā)的不斷發(fā)展，CMOS 2.0的真正影響尚未完全實(shí)現(xiàn)，但其塑造技術(shù)未來(lái)的潛力是不可否認(rèn)的。

隨著CMOS 2.0的出現(xiàn)，芯片設(shè)計(jì)領(lǐng)域正處于革命的邊緣。此外，這種突破性的方法有望重新定義半導(dǎo)體技術(shù)的邊界，讓人們得以一窺計(jì)算能力無(wú)止境的未來(lái)?？梢哉f(shuō)，這種范式轉(zhuǎn)變提供了更復(fù)雜的技術(shù)現(xiàn)實(shí)。EDA 工具的發(fā)展速度有多快？分區(qū)的成本和復(fù)雜性是否會(huì)變得令人望而卻步？CMOS 2.0 平臺(tái)的熱性能是否可控？只有時(shí)間會(huì)給出答案。引用德國(guó)哲學(xué)家和革命家弗里德里?！ざ鞲袼沟脑挘骸皼](méi)有人確切知道他正在創(chuàng)造的革命?！迸c此同時(shí)，這也正是這些時(shí)代如此迷人的原因。探索這些未知領(lǐng)域需要整個(gè)半導(dǎo)體生態(tài)系統(tǒng)的密切合作和共同創(chuàng)新。受到威脅的不是摩爾定律本身，而是它所代表的促進(jìn)經(jīng)濟(jì)增長(zhǎng)、科學(xué)進(jìn)步和可持續(xù)創(chuàng)新的能力。

審核編輯：黃飛

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