當(dāng)涉及到設(shè)備互連時(shí)，我們其實(shí)很難擊敗銅線。因?yàn)槠涞?a target="_blank">電阻率和高可靠性為業(yè)界提供了極佳的片上互連和芯片間布線。但在邏輯芯片中，隨著互連堆棧上升到 14 級(jí)范圍并且阻容 (RC) 延遲在總延遲中所占的比例越來(lái)越大，晶圓廠正在尋找替代金屬來(lái)保持性能。

減少 RC 延遲并幫助縮小標(biāo)準(zhǔn)尺寸cell的一種選擇是背面供電。這個(gè)有點(diǎn)激進(jìn)的提議通過(guò)芯片的背面而不是正面為設(shè)備供電，從而緩解互連擁塞并改善功率傳輸。第二種選擇是hybrid bonding，它具有多種優(yōu)勢(shì)，包括能夠以最小的延遲組合不同的設(shè)備。

在 IBM 開(kāi)發(fā)用于將銅互連沉積到線路和通孔中的雙鑲嵌方法之前，該行業(yè)在減法沉積和蝕刻方案中使用鋁。現(xiàn)在，由于襯里金屬（通常是鈷）和阻擋層對(duì)電阻率的影響，銅互連已達(dá)到了其縮放極限。替代金屬不需要襯里或阻擋層，但它們的集成可能需要過(guò)渡回沉積和蝕刻工藝。這種集成方案的變化代表了互連工藝的巨大變化——寬互連上的雙鑲嵌和窄互連上的減法蝕刻方案將在同一條生產(chǎn)線上運(yùn)行。

釕和鉬似乎是替代銅的最佳候選材料，預(yù)計(jì)首先會(huì)在 DRAM 的掩埋字線或邏輯設(shè)備的最精細(xì)金屬層中實(shí)現(xiàn)。

“在蝕刻期間和之后控制金屬的氧化將是一個(gè)巨大的挑戰(zhàn)，特別是在使用高縱橫比金屬線以獲得較低電阻的情況下，線之間集成氣隙（air gaps）是可取的，”TEL高級(jí)技術(shù)人員和技術(shù)總監(jiān)Robert Clark說(shuō)。air是最終的低 k 材料 (k = 1.0)，但它會(huì)犧牲結(jié)構(gòu)支撐，這與低 k 電介質(zhì) (3.3) 和二氧化硅 (3.9) 不同。

盡管如此，領(lǐng)先的芯片制造商和工具供應(yīng)商正在尋求以氣隙作為電介質(zhì)的減法 Ru （subtractive Ru）和 Mo 蝕刻（Mo etching ）。就這兩種金屬而言，釕不易氧化，因此更適合蝕刻和清潔工藝。容易氧化的鉬與鑲嵌流更相容。

IBM 和三星開(kāi)發(fā)了一種釕和氣隙集成方案，解決了一個(gè)迫在眉睫的高互連線間距問(wèn)題。

“我們遇到的挑戰(zhàn)之一是，當(dāng)我們?cè)噲D通過(guò) CVD 填充這些狹窄的間距線時(shí)，我們遇到了線擺動(dòng)，”IBM Research 的高級(jí)工程師 Chris Penny 說(shuō)。“我們開(kāi)始研究將線拉在一起的內(nèi)聚力，你會(huì)得到顯著的 CD 變化或線（line）崩潰，我們?cè)?IITC 上展示了這一點(diǎn)。”

Penny 描述了一種使用間隔拉動(dòng)方法（spacer pull approach）的頂部通孔工藝流程，這類似于雙鑲嵌中的雙圖案化。自對(duì)準(zhǔn)光刻-蝕刻-光刻-蝕刻 (SALELE：self-aligned litho-etch-litho-etch) 步驟形成頂部通孔和底層金屬線。“我們將圖案直接轉(zhuǎn)移到釕上，因此它在設(shè)計(jì)空間中具有很大的靈活性，”P(pán)enny 指出。“你不僅限于窄線，也不限于寬線。”

為了盡可能擴(kuò)展銅工藝，芯片制造商正在消除通孔底部的勢(shì)壘金屬沉積 (TaN)，這對(duì)通孔電阻率有顯著影響。IBM/三星團(tuán)隊(duì)展示了縱橫比高達(dá) 4:1 的 18 納米間距釕線和周?chē)鷼庀丁?/p>

背面供電，互連制造

方式的另一個(gè)顛覆性變化涉及背面供電 (BPD)——將供電移至晶圓背面，以便晶體管上方的互連層僅傳輸信號(hào)。拆分的原因是因?yàn)殡娏斔秃托盘?hào)傳輸有不同的需求。電源最終遵循低電阻路徑（較粗的電線），但大電流使其易受電遷移影響。對(duì)于信號(hào)，工程師需要低電容和小橫截面，但一些電阻是可以的。高級(jí)邏輯中有 12 到 14 個(gè)金屬層級(jí)，功率密度上升，電源電壓（IR 壓降）顯著。

Imec 的 BPD 方法使用細(xì)間距 nanoTSV（200 納米間距，320 納米深）從metal-0向下延伸并落在具有嚴(yán)格覆蓋控制的掩埋電源軌上。他們使用 finFET 測(cè)試設(shè)備實(shí)現(xiàn)了這一點(diǎn)，方法是將正面粘合到載體晶圓上，減薄晶圓，然后蝕刻和填充 TSV。通過(guò)結(jié)合背面去耦電容器（metal-insulator-metal capacitor），IR 壓降進(jìn)一步降低。該設(shè)計(jì)可擴(kuò)展到 2nm 節(jié)點(diǎn)之外，因?yàn)?TSV 不占用標(biāo)準(zhǔn)單元區(qū)域。

BPD 可以減少標(biāo)準(zhǔn)單元（standard cells）中的軌道數(shù)。除了 imec 的方法外，還有另外兩種背面功率傳輸方案，工藝復(fù)雜度不斷提高。這三者都面臨將晶圓減薄至 ?10μm 的挑戰(zhàn)。他們需要將背面與正面連接對(duì)齊，并且擔(dān)心串聯(lián)電阻——尤其是在堆疊芯片的情況下。但是，一旦背面配電網(wǎng)絡(luò)建立起來(lái)，芯片制造商現(xiàn)在就有了另一個(gè)自由度，可以在背面整合無(wú)源或有源器件。

也許互連密度最引人注目的變化與混合鍵合有關(guān)。事實(shí)上，混合鍵合正被用于實(shí)現(xiàn)背面配電。混合鍵合涉及銅連接和周?chē)娊橘|(zhì)的鍵合，每單位面積的連接數(shù)比銅微凸塊多 1,000 倍。

晶圓到晶圓（W2W：Wafer-to-wafer）混合鍵合比芯片到晶圓（D2W：die-to-wafer）混合鍵合更成熟。EV Group 首席技術(shù)官 Thomas Uhrmann 表示：“芯片到晶圓的對(duì)齊要復(fù)雜得多，因?yàn)槟芾硇酒膫€(gè)角的位置，而不是兩個(gè)晶圓的整體位置。” 晶圓對(duì)晶圓鍵合最常用于將像素陣列鍵合到相機(jī)圖像傳感器中的底層芯片。“混合鍵合在 2010 年改變了圖像傳感器的游戲規(guī)則。長(zhǎng)江存儲(chǔ)是第一家做混合鍵合的NAND供應(yīng)商。事實(shí)上，今天大多數(shù)進(jìn)行混合鍵合的 NAND 閃存公司首先在圖像傳感器中有過(guò)混合鍵合的經(jīng)驗(yàn)，”他補(bǔ)充道。

混合鍵合的關(guān)鍵工藝步驟包括電鍍 (ECD：electroplating)、CMP、等離子活化（plasma activation）、對(duì)準(zhǔn)、鍵合、分割和退火。盡管這些工具已經(jīng)成熟，例如，用于制造雙鑲嵌銅互連和倒裝芯片鍵合，但需要完善這些工藝以滿足混合鍵合的需求。其中包括 <100 納米的對(duì)準(zhǔn)精度、芯片到晶圓鍵合和分離工具的清潔度達(dá)到新水平、具有 0.5 納米 RMS 粗糙度的出色 CMP 平面度以及用于實(shí)現(xiàn)最佳鍵合的電鍍。

雖然晶圓廠正在將幾乎完成的器件相互鍵合，但芯片制造商已經(jīng)期待在晶體管級(jí)別使用混合鍵合，例如，允許在硅上組合 GaN。

“當(dāng)你開(kāi)始達(dá)到使用混合鍵合來(lái)組合晶體管的地步時(shí)，這會(huì)變得非常有趣，因?yàn)楝F(xiàn)在你所處的間距比我們正在尋找的封裝要緊密得多，”行業(yè)分析師Dean Freeman 說(shuō)。“英特爾和其他公司已經(jīng)完成了將 GaN 與硅相結(jié)合的工作，這非常有趣。這是 RF 在通信設(shè)備中的一個(gè)很好的機(jī)會(huì)，因?yàn)楝F(xiàn)在，您已經(jīng)將邏輯與 GaN 的速度相結(jié)合——或者最終是碳化硅，甚至可能是另一種材料——將其通信方面的工作納入太赫茲波長(zhǎng)范圍，然后開(kāi)始將毫米波從我們目前的 5G 技術(shù)所獲得的水中吹出來(lái)。”

先進(jìn)封裝

從 SoC 到多芯片封裝和系統(tǒng)的重大轉(zhuǎn)變確實(shí)將性能、功耗和成本指標(biāo)從芯片轉(zhuǎn)移到系統(tǒng)。“性能問(wèn)題不再只是芯片問(wèn)題，”Freeman說(shuō)。“關(guān)于我們?nèi)绾味询B這些小芯片以及我們?nèi)绾卧O(shè)法散熱的問(wèn)題現(xiàn)在已經(jīng)進(jìn)入封裝階段了？電源管理似乎始終是我們的致命弱點(diǎn)。”

異構(gòu)集成是指在不同器件技術(shù)上的集成，例如光學(xué)與邏輯、2.5D微處理器和HBM的共封裝，以及可以綁定存儲(chǔ)器、邏輯、高帶隙器件、RF等的3D-IC就是典型范例。UMC技術(shù)開(kāi)發(fā)副總裁 Steven Hsu 表示：“這對(duì)于通過(guò)增強(qiáng)性能、降低功耗要求和提高成本效益將新興應(yīng)用帶入主流至關(guān)重要。”

Amkor高級(jí)封裝和技術(shù)集成副總裁 Mike Kelly表示，2.5D 和 3D 集成將擴(kuò)展到所有半導(dǎo)體應(yīng)用。“然而，低成本應(yīng)用和高性能市場(chǎng)之間的挑戰(zhàn)將有所不同。低成本應(yīng)用將需要?jiǎng)?chuàng)新才能實(shí)現(xiàn)大批量生產(chǎn)。”

“向小芯片的過(guò)渡意味著這些小芯片之間的高帶寬接口，這是先進(jìn)封裝的驅(qū)動(dòng)力。高帶寬和小芯片尺寸需要高信號(hào)傳輸速度，通常還需要寬接口總線，”Kelly 說(shuō)。“后者對(duì)凸點(diǎn)間距更小的更小的芯片凸點(diǎn)施加了相當(dāng)大的壓力。這反過(guò)來(lái)又需要更先進(jìn)的設(shè)備來(lái)實(shí)現(xiàn)die和互連之間的良好對(duì)準(zhǔn)。高精度貼裝，同時(shí)保持高吞吐量非常重要。” 他補(bǔ)充說(shuō)，高速需要業(yè)界不斷推動(dòng)低 k 介電材料的發(fā)展。

當(dāng)公司通常不開(kāi)放共享有關(guān)其芯片的數(shù)據(jù)時(shí)，如何組裝包含來(lái)自不同制造商的小芯片的多芯片封裝的小芯片問(wèn)題可能會(huì)通過(guò)在整個(gè)行業(yè)中涌現(xiàn)的聯(lián)盟來(lái)解決。Promex Industries工程副總裁 Chip Greely 說(shuō)：“這將是一些大公司，然后他們將推動(dòng)某種類型的平臺(tái)或足跡，他們將共同完成這項(xiàng)工作。”.“然后其他人都會(huì)在外面看著說(shuō)，'我怎么進(jìn)去？' 我設(shè)想了三四個(gè)這樣的聯(lián)盟。然后最強(qiáng)大的公司將在最后接管。但在此期間，你有了 chiplet 的想法，它仍然可以非常實(shí)用。借助倒裝芯片，我們可以輕松地將許多芯片放入同一基板，并與金屬 RDL 放置在一起以連接所有接口，因?yàn)榻M裝的基本原理——芯片貼裝、倒裝芯片和引線鍵合——沒(méi)有改變。”

前端和后端流程之間的界限不像以前那樣清晰。“FEOL 和 BEOL 之間的傳統(tǒng)界限正在變得模糊，因?yàn)?3D 封裝、W2W/C2W 鍵合以及芯片間互連封裝密度的持續(xù)縮小繼續(xù)受到關(guān)注，”UMC 的 Hsu 說(shuō)。“這意味著 FEOL 和 BEOL 將在這些競(jìng)爭(zhēng)激烈的領(lǐng)域展開(kāi)正面競(jìng)爭(zhēng)，事實(shí)上我們已經(jīng)看到代工廠逐漸擴(kuò)展他們的服務(wù)以包括傳統(tǒng)的 OSAT 功能，特別是在先進(jìn)的產(chǎn)品領(lǐng)域。從長(zhǎng)遠(yuǎn)來(lái)看，F(xiàn)EOL 和 BEOL 的高度集成將是實(shí)現(xiàn)高性能系統(tǒng)的必要條件，這將對(duì)未來(lái)的行業(yè)格局產(chǎn)生影響。”

APSTL 的首席技術(shù)官兼國(guó)際半導(dǎo)體與器件路線圖 (IRDS) 封裝集成部分的主席 Dev Gupta 警告說(shuō)，封裝趨勢(shì)的任何技術(shù)預(yù)測(cè)都應(yīng)該反映過(guò)去獲得的知識(shí)。“當(dāng)今先進(jìn)封裝中使用的所有技術(shù)中，約有三分之二是摩托羅拉和英特爾幾十年前發(fā)明的。” Gupta 指出了電鍍焊料凸點(diǎn)倒裝芯片和有芯和無(wú)芯有機(jī)基板，他擁有這些專利。“1995 年，熱壓鍵合用于手機(jī)中 GaAs RF 模塊的機(jī)器人組裝，1998 年，積層有機(jī)基板進(jìn)入大批量生產(chǎn)。無(wú)芯有機(jī)基板于 2002 年投入生產(chǎn)，用于服務(wù)器。”

Gupta 強(qiáng)調(diào)，用于高性能計(jì)算的先進(jìn)封裝的目標(biāo)一直是盡量減少主要來(lái)自寄生電容以及電阻和電感的封裝損失。“應(yīng)該尋求新的方向，以盡量減少對(duì)熱機(jī)械應(yīng)力和可靠性的影響。”他說(shuō)。

在最近的 IEDM 會(huì)議上，ASE工程和技術(shù)營(yíng)銷(xiāo)高級(jí)總監(jiān) Lihong Cao研究了扇出堆疊封裝 (FOPoP)、FO 基板上芯片和 FOCoS 橋的不同細(xì)分市場(chǎng)。對(duì)于高密度裸片間連接，橋接裸片使 0.8μm L/S 能夠在裸片之間進(jìn)行通信，特別是在移動(dòng)封裝、高性能計(jì)算和 AI/ML 中。另一方面，她強(qiáng)調(diào)了 FOPoP 作為緊湊型高密度集成的關(guān)鍵平臺(tái)的持續(xù)有用性——適用于應(yīng)用處理器、移動(dòng)封裝天線和共同封裝的硅光子學(xué)應(yīng)用。沒(méi)有基板消除了寄生電感并使整體外形更薄。

扇出型封裝中最大的制造挑戰(zhàn)包括模具（mold）和翹曲warpage）后的die shift 。翹曲是由材料之間的熱膨脹系數(shù)不匹配引起的。Amkor 擁有多達(dá) 6 個(gè)重分布層的合格 FO 方法。Kelly 沒(méi)有預(yù)測(cè)需要超過(guò) 6 層，但他確實(shí)預(yù)計(jì) RDL 線和空間將從今天的 2μm 到 0.5 至 0.8μm 范圍。“雖然亞微米所需的光刻技術(shù)已經(jīng)存在了幾十年，但可能需要為能夠處理高翹曲的封裝應(yīng)用而設(shè)計(jì)的更新版本的光刻設(shè)備，”他說(shuō)。

在未來(lái)幾年，硅中介層可能會(huì)被有機(jī)中介層取代。“盡管它們?cè)谙冗M(jìn)封裝中立足，但由于成本（即可用性）和高速性能特征相關(guān)的原因，帶有 Cu TSV 的 Si 中介層將逐漸被有機(jī)中介層取代。隨著時(shí)間的推移，有機(jī)中介層的最小可用特征尺寸將被驅(qū)動(dòng)到低于 1μm 的線和空間，”Kelly 說(shuō)。

隨著行業(yè)越來(lái)越多地采用更大的晶圓，Kelly 還看到了 200 毫米晶圓背面研磨和 SiC 晶圓切割設(shè)備的需求。“該行業(yè)的大部分晶圓凸塊產(chǎn)能都在 200 毫米和 300 毫米晶圓上。在最近在 200 毫米晶圓上引入 SiC 之前，要獲得帶有倒裝芯片凸點(diǎn)的 150 毫米晶圓非常困難，”他說(shuō)。

最后，業(yè)界繼續(xù)逐步改進(jìn)芯片封裝和散熱器之間使用的熱界面材料 (TIM) 的導(dǎo)熱性，但這些材料的導(dǎo)熱性是有限的。半導(dǎo)體封裝中大約 90% 的熱量從頂部逸出。TIM 是基于聚合物的材料，具有固體過(guò)濾顆粒（氧化鋁或銀），根據(jù)顆粒負(fù)載增加電導(dǎo)率。然而，Amkor 的 Kelly 指出，這些材料的熱阻在 FCBGA 中通常限制在 10W/mK。他補(bǔ)充說(shuō)，業(yè)界正在評(píng)估基于石墨的 TIM。“金屬 TIM 和焊料雖然已在封裝中使用多年，但正在滲透更廣泛的細(xì)分市場(chǎng)，在這些細(xì)分市場(chǎng)中，熱管理歷來(lái)不太受關(guān)注。”

隨著業(yè)界越來(lái)越多地采用新的互連材料、背面供電、混合鍵合和先進(jìn)封裝，人們將對(duì)這些工藝的制造細(xì)節(jié)有更多的了解。在用盡所有途徑之前，將對(duì)銅互連進(jìn)行小幅改進(jìn)，例如去除銅鑲嵌中通孔底部的 TaN 勢(shì)壘，尤其是在新的集成方案帶來(lái)重大挑戰(zhàn)的情況下。

編輯：黃飛

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