現在的高速數字系統的時鐘頻率可能高達數百兆Hz，其快斜率瞬變和極高的工作頻率，以及很大的電路密集度，必將使得系統表現出與低速設計截然不同的行為，出現了信號完整性問題。破壞了信號完整性將直接導致信號失真、定時錯誤，以及產生不正確數據、地址和控制信號，從而造成系統誤工作甚至導致系統崩潰。因此，信號完整性問題已經越來越引起高速數字電路設計人員的關注。

1 信號完整性問題及其產生機理

信號完整性SI（Signal Integrity）涉及傳輸線上的信號質量及信號定時的準確性。在數字系統中對于邏輯1和0，總有其對應的參考電壓，正如圖1（a）中所示：高于ViH的電平是邏輯1，而低于ＶiL的電平視為邏輯0，圖中陰影區域則可視為不確定狀態。而由圖1（b）可知，實際信號總是存在上沖、下沖和振鈴，其振蕩電平將很有可能落入陰影部分的不確定區。信號的傳輸延遲會直接導致不準確的定時，如果定時不夠恰當，則很有可能得到不準確的邏輯。例如信號傳輸延遲太大，則很有可能在時鐘的上升沿或下降沿處采不到準確的邏輯。一般的數字芯片都要求數據必須在時鐘觸發沿的tsetup前即要穩定，才能保證邏輯的定時準確（見圖1（c））。對于一個實際的高速數字系統，信號由于受到電磁干擾等因素的影響，波形可能會比我們想象中的更加糟糕，因而對于tsetup的要求也更加苛刻，這時，信號完整性是硬件系統設計中的一個至關重要的環節，必須加以認真對待。

一個數字系統能否正確工作其關鍵在于信號定時是否準確，信號定時與信號在傳輸線上的傳輸延遲和信號波形的損壞程度有關。信號傳輸延遲和波形破損的原因復雜多樣，但主要是以下三種原因破壞了信號完整性：

（1）反射噪聲 其產生的原因是由于信號的傳輸線、過孔以及其它互連所造成的阻抗不連續。

（2）信號間的串擾 隨著印刷板上電路的密集度不斷增加，信號線間的幾何距離越來越小，這使得信號間的電磁耦合已經不能忽略，這將急劇增加信號間的串擾。

（3）電源、地線噪聲 由于芯片封裝與電源平面間的寄生電感和電阻的存在，當大量芯片內的電路和輸出級同時動作時，會產生較大的瞬態電流，導致電源線上和地線上的電壓波動和變化，這也就是我們通常所說的地跳。

一個數字系統的結構可能非常復雜，它可能包括子板、母板和底板，板間連接是通過一些連接子或者電纜來實現的，而高速印制板上的信號則是通過傳輸線、過孔以及芯片的輸入輸出引腳來進行互連的。這些物理連接（包括地平面和電源平面）由于存在著傳輸特性的差異，從而使信號完整性遭到了破壞。因此，為保證一個高速數字系統正常工作，必須消除因為物理連接不當而產生的負面影響。

2 保證信號完整性的方法

當信號線的長度大于傳輸信號的波長時，這條信號線就應該被看作是傳輸線（長線），并且需要考慮印制板上的線間互連和板層特性對電氣性能的影響。在高速系統中，信號線通常被建模為一個R-L-C梯形電路的級連。由于信號線上各處的分布參數存在差異，尤其是在芯片的輸入、輸出引腳處，這種差異更加明顯。由于阻抗的不匹配，會導致信號在信號線上產生很大的反射。消除反射的習慣做法是盡量減小高速傳輸線的長度，以減小信號線的傳輸線效應。實際上我們還可以在輸出、輸入端處端接匹配電阻來達到阻抗匹配的目的，并以此來消除信號的反射。

當幾條高速信號并行走線且這些信號線之間的距離很近時，就不能忽略串擾對系統的影響。兩條并行的信號線之間的串擾可以用圖2來建模，圖中“非門”輸出線上的信號會在“與非門”的輸出線上產生干擾。反過來，“與非門”輸出線上的信號也會在非門輸出線上產生干擾。從圖中可以看到：如果兩條并行線之間的距離越小，并行線并行的長度越長，則并行線間的感性耦合、容性耦合就越大，串擾也就越大。從減小感性耦合和容性耦合的角度來看，消除串擾的最有效的方法是增大并行線間的間距，同時盡量減小并行線的并行長度。當然也可以改變印制板上的絕緣介質特性參數來減小這種耦合，以達到減小串擾的目的，但這可能會增加制板的費用。

有時候在PCB板尺寸要求很苛刻的情況下，未必能夠保證并行線間的足夠空間，因此要適當改變布線策略，盡可能地保護比較重要的信號線，并依靠端接來大幅度地消除串擾。基于不同的布線拓撲結構，端接的策略也可能不同，主要有以下三種方式：單負載網路一般采用串行端接；菊花鏈結構一般采用AC并行端接；星形布線一般也采用AC并行端接（如圖3所示）。

電源噪聲一直就是讓設計人員頭痛的問題，尤其在高速設計中，消除電源噪聲就不再像在每一個芯片的供電引腳上并聯電容進行電源濾波那么簡單了。采用π型等效電路以及磁珠等，會給清除電磁干擾帶來一定好處。但是在高速系統中，由于高頻信號在傳導的過程中，其信號回流通過電源系統（尤其是多層板中的平面層）所造成的高頻串擾，才是高速系統中電源噪聲的最大來源。

有效地旁路地和電源上的反彈噪聲，即在合適的地方增加去耦電容，例如一個高速信號的過孔也可能會對電源產生很大的噪聲，因此在高速過孔附近加上去耦電容是非常必要的。同時還要注意消除系統中的不同電源間的互相干擾，一般的做法是在一點處連接，中間采用EMI濾波器。

3 DSP系統中信號完整性的實例

在正交頻分復用OFDM調制解調系統中，時鐘率高達167MHz，時鐘沿時間為0.6ns，系統構成中有TMS320C6701 DSP以及SBSRAM、SDRAM、FIFO、FLASH和FPGA（如圖4所示）。其中FIFO采用異步FIFO，主要用作與前端接口的數據緩存；DSP的DMA高速地將數據搬移到SBSRAM或者SDRAM中；DSP處理完數據由多通道緩沖串口（MCBSP）將BIT流輸出到FPGA中進行解碼處理。由于系統工作在很高的時鐘頻率上，所以系統的信號完整性問題就顯得十分重要。

首先對系統進行分割，系統中不僅有高速部分，也有異步的低速部分，分割的目的是要重點保護高速部分。DSP與SBSRAM、SDRAM接口是同步高速接口？對它的處理是保證信號完整性的關鍵；與FIFO、FLASH、FPGA接口采用異步接口，速率可以通過寄存器進行設置，信號完整性要求容易達到。高速設計部分要求信號線盡量短，盡量靠近DSP。如果將DSP的信號線直接接到所有的外設上，一方面DSP的驅動能力可能達不到要求，另一方面由于信號布線長度的急劇增加，必然會帶來嚴重的信號完整性問題。所以，在該系統中具體的處理辦法是將高速器件與異步低速器件進行隔離（如圖4所示），在這里采用TI的SN74LVTH162245實現數據隔離，利用準確的選通邏輯將不同類型數據分開；用SN74ALB16244構成地址隔離，同時還增強了DSP的地址驅動能力。這種解決方案可以縮短高速信號線的傳輸距離，以達到信號完整性的要求。

其次是對系統中高速時鐘信號與關鍵信號進行完整性設計。與SBSRAM接口的時鐘高達167MHz，與SDRAM接口的時鐘高達80MHz，時鐘信號傳輸延遲大小和信號質量的優劣將直接關系到系統的定時是否準確。在設計布局布線時，總是優先考慮這些重要的時鐘線，即通過規劃時鐘線，使得時鐘線的連線遠離其它的信號線；連線盡量短，并且加上地線保護。本系統中由于要求大量存儲器（使用了4片SDRAM），對于要求較高的同步時鐘來說，如果采用星型布局，就很難保證時鐘的扇出能力，而且還將導致PCB布線尺寸的增大，從而直接影響信號完整性。因此很有必要采用時鐘緩沖器來產生4個同相的、延遲極小且一致的時鐘，分別接到4片SDRAM上，這樣不但增加了時鐘信號的驅動能力，同時很好地保證了信號完整性（如圖5所示）。對于其它的關鍵信號諸如FIFO的讀寫信號等，也應盡心設計。

第三點是解決信號的反射、串擾噪聲問題。這一點在一個高速系統中顯得尤其重要，解決的辦法是通過采用先進的EDA工具，選擇正確的布線策略和端接方式，從而得到理想的信號波形。在設計本系統時，基于IBIS模型，使用Hyperlynx進行設計前仿真，根據仿真結果，選擇出最優的布線策略。圖6為端接和未加端接的信號波形及串擾波形圖，從圖中可以看到端接對消除反射、振蕩和串擾起到了明顯的作用。

最后是解決系統中的電源和EMI問題。首先一定要盡量減小系統中的各種電源之間的互相影響，如數字電源和模擬電源通常只在一點處連接，且中間加磁珠濾波；還要選擇合適的位置放置去耦電容，做到有效地旁路電源和地線上的反彈噪聲；最后是在印制板的頂（TOP）層和底（BOTTOM）層大面積鋪銅，用較多的過孔將這些地平面連接在一起，這些措施對解決EMI和電源噪聲都能起到積極的作用。

該系統采用自頂向下的設計方案，首先進行系統級設計，將兼容的器件放置在相對集中的區域；然后進行重要信號的設計，保證在重要信號的設計規則下順利布線；接下來用EDA軟件輔助消除反射、串擾等噪聲；最后進行電源和EMI設計。該系統現已調試通過，實踐證明以上保證信號完整性的措施是必要而且正確的。

隨著新工藝、新器件的迅猛發展，高速器件的應用變得越來越普遍，高速電路設計也就成了普遍需要的技術。信號完整性的分析在高速設計中的作用舉足輕重，只有解決好高速設計中的信號完整性，高速系統才能準確、穩定地工作。本文提出了若干保證信號完整性的方法和措施，并通過具體高速數字系統的設計和實現，驗證了這些方法的可行性，僅供硬件工程師借鑒和參考。