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探究關(guān)于FPGA的DDS設(shè)計(jì)方案

FPGA之家 ? 來(lái)源:博客園 ? 作者:郝旭帥 ? 2021-06-10 17:54 ? 次閱讀

基于FPGA的DDS設(shè)計(jì)方案1 DDS技術(shù)簡(jiǎn)介隨著電子技術(shù)的不斷發(fā)展,傳統(tǒng)的頻率合成技術(shù)逐漸不能滿足人們對(duì)于頻率轉(zhuǎn)換速度、頻率分辨率等方面的追求,直接數(shù)字頻率合成技術(shù)應(yīng)運(yùn)而生。

直接數(shù)字頻率合成技術(shù)(DDS) 是把一系列數(shù)據(jù)量形式的信號(hào)通過(guò)D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬量形式的信號(hào)合成技術(shù)。DDS具有很多優(yōu)點(diǎn),比如:頻率轉(zhuǎn)換快、頻率分辨率高、相位連續(xù)、低功耗、低成本與控制方便。

DDS技術(shù)滿足了人們對(duì)于速度穩(wěn)定性的需求,但是在一些控制較為復(fù)雜的系統(tǒng)中,DDS專用芯片不能很好的貼合要求。利用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)實(shí)現(xiàn)DDS具有很大的靈活性,基本能滿足現(xiàn)在通信系統(tǒng)的使用要求。

2 DDS結(jié)構(gòu)原理2.1 基本結(jié)構(gòu) DDS基本結(jié)構(gòu)框圖主要由參考頻率源、相位累加器、ROM查找表、DAC轉(zhuǎn)換器、低通濾波器等構(gòu)成。

相位累加器以一定的步長(zhǎng)做累加, 而波形函數(shù)存儲(chǔ)在ROM查找表中, 將相位累加器輸出的相位值作為地址,尋找存儲(chǔ)在ROM查找表中的波形函數(shù)的幅度值,從而完成相位到幅值的轉(zhuǎn)換。其中,參考頻率源一般是一個(gè)晶體振蕩器,要求具有高穩(wěn)定性,用于DDS中各部件之間的同步。

2.2 基本原理

cea46aee-c9c7-11eb-9e57-12bb97331649.png

DDS Core結(jié)構(gòu)圖

上圖為DDS Core結(jié)構(gòu)圖,?θ是相位增量(對(duì)應(yīng)圖1中的頻率控制字K),B?θ 為相位累加器的位數(shù),clk是參考時(shí)鐘(對(duì)應(yīng)圖1中的參考頻率源),A1、D1構(gòu)成積分器(相位累加器),θ(n)是相位累加器輸出的相位,Q1為量化器,用于將相位累加器位數(shù)與查找表地址之間的匹配,?(n)為查找表輸入地址,B?(n) 為查找表輸入地址位數(shù),T1為查找表。

下面介紹DDS設(shè)計(jì)過(guò)程中常用到的公式,主要是輸出頻率公式及其變形。

輸出頻率

相位增量

頻率分辨率

相位累加器位數(shù)

3 基于FPGA的 DDS實(shí)現(xiàn)For example:

設(shè)計(jì)一個(gè)參考時(shí)鐘為100MHz,頻率分辨率要求能夠達(dá)到0.03Hz,輸出sin信號(hào)頻率為5.00000005MHz、查找表地址12位;

理論分析:

已知頻率分辨率?f與參考時(shí)鐘f_clk,帶入相位累加器位數(shù)公式計(jì)算

B?θ = 31.634318

由于位數(shù)為整數(shù),取整數(shù)32,所以實(shí)際的頻率分辨率為

?f = 0.023283064365386962890625Hz

將其帶入相位增量公式計(jì)算,取整數(shù)

?θ = 21474836694.7483648≈21474836

相位累加器輸出32位,而查找表輸入地址為12位,取相位累加器高12位作為查找表輸入地址

3.1 利用RTL實(shí)現(xiàn)DDS使用matlab產(chǎn)生sin?(θ)數(shù)據(jù),θ?[0,π],點(diǎn)數(shù)為2^12=4096,并保存在FPGA的memory中。

wid = 12;

len = 2^wid;

amp = 10000;

t=0:2*pi/len:2*pi - 2*pi/len;

y = round(sin(t)*amp);

plot(y);

相位累加器就是一個(gè)積分器,很容易用FPGA實(shí)現(xiàn)。最終FPGA仿真結(jié)果如下,clk為參考時(shí)鐘,phase為相位累加器輸出,addr為查找表地址,cos_i、sin_q為信號(hào)輸出。

3.2 利用Xlinx DDS IP實(shí)現(xiàn)上述已經(jīng)對(duì)DDS理論進(jìn)行了詳細(xì)概述,利用Xlinx DDS IP實(shí)現(xiàn)上述例子相對(duì)容易的多,只需要填入對(duì)應(yīng)的參數(shù)信息。

需要注意的是,輸入相位端口S_AXIS_PHASE與輸出信號(hào)端口M_AXIS_DATA的格式,通過(guò)設(shè)計(jì)界面的Information查看,CHAN_0_POFF為初始相位,沒(méi)有特殊要求一般設(shè)置為0,CHAN_0_PINC為相位增量?θ。

4 DDS用途DDS用途非常廣泛,后續(xù)會(huì)利用Xlinx DDS IP設(shè)計(jì)一些有趣的信號(hào),例如線性調(diào)頻信號(hào)、非重復(fù)掃描系統(tǒng)等。

編輯:jq

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原文標(biāo)題:基于FPGA的DDS設(shè)計(jì)方案

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