實(shí)訓(xùn)題目：計時器的設(shè)計

1 系統(tǒng)設(shè)計

1.1設(shè)計要求

1.1.1 設(shè)計任務(wù)

設(shè)計并制作一臺計時器。

1.1.2 性能指標(biāo)要求

① 用EDA實(shí)訓(xùn)儀的I/O設(shè)備和PLD芯片實(shí)現(xiàn)計時器的設(shè)計。

② 計時器能夠顯示時、分和秒。

③ 用EDA實(shí)訓(xùn)儀上的8只八段數(shù)碼管顯示時、分和秒（如00123625）。

④ 計時器具有復(fù)位和校準(zhǔn)時、分、秒的按鈕。

1.2 設(shè)計思路及設(shè)計框圖

1.2.1設(shè)計思路

使用兩個六十進(jìn)制計數(shù)器和一個二十四進(jìn)制計數(shù)器,設(shè)計出了一個24小時計時器系統(tǒng)。

輸入CLK為1Hz（1s）的時鐘，經(jīng)過60分頻后產(chǎn)生1分鐘時鐘信號，再經(jīng)過60分頻后產(chǎn)生1小時的時鐘信號，最后進(jìn)行24分屏得到1天的脈沖送cout輸出。

將兩個60分頻和一個24分頻的輸出送8段數(shù)碼管，得到24小時的計時顯示。

1.2.2總體設(shè)計框圖

CLK是1Hz時鐘輸入端。clrn復(fù)位輸入端,低電平有效。jm,jf,js分別是秒，分，時的時輸入端，下降沿有效。分別是秒分時的計時輸出端。cout是脈沖輸出端。

各個模塊程序的設(shè)計

調(diào)試過程

在電腦上設(shè)計好的工程，進(jìn)行編譯，編譯成功后進(jìn)行仿真，仿真成功后生成元件并加入到bdf中,找出相應(yīng)的輸入輸出并與模塊連接好，置頂并編譯，提前鎖好相應(yīng)的管腳。在實(shí)驗(yàn)室使用Quartus 軟件調(diào)試，在軟件中open project打開設(shè)計好的工程，還需要對bdf進(jìn)行一次置頂編譯下載到實(shí)驗(yàn)箱。

找到鎖好的管腳的撥碼開關(guān)或按鍵。撥動相應(yīng)的撥碼開關(guān)實(shí)現(xiàn)計時器的復(fù)位功能，按動jm,jf,js所鎖的按鍵可實(shí)現(xiàn)時、分、秒校準(zhǔn)。實(shí)訓(xùn)過程中也會出現(xiàn)一些錯誤，如無法實(shí)現(xiàn)23計數(shù)歸0，后發(fā)現(xiàn)是因?yàn)槌绦騿栴}，修改后調(diào)試成功。

4 功能測試

4.1 測試儀器與設(shè)備 計算機(jī)。 EDA實(shí)驗(yàn)箱。

4.2 性能指標(biāo)測試

能按實(shí)驗(yàn)要求實(shí)現(xiàn)8只八段數(shù)碼管顯示(例如00235959)并具有復(fù)位和校準(zhǔn)時、分、秒和23時亮燈警告。

附錄1：仿真波形圖（部分模塊）