概述
AD9517-0^1^提供多路輸出時鐘分配功能，具有亞皮秒級抖動性能，并且片內(nèi)集成PLL和VCO。片內(nèi)VCO的調(diào)諧頻率范圍為2.55 GHz至2.95 GHz。也可以使用最高2.4 GHz的外部VCO/VCXO。
數(shù)據(jù)表：*附件：AD9517-0 12路輸出時鐘發(fā)生器，集成2.8GHz VCO技術(shù)手冊.pdf

AD9517-0具有出色的低抖動和相位噪聲特性，可極大地提升數(shù)據(jù)轉(zhuǎn)換器的性能，并且也有利于其他相位噪聲和抖動要求嚴(yán)苛的應(yīng)用。

AD9517-0具有四路LVPECL輸出（分為兩對）和四路LVDS輸出（分為兩對）。可以將每路LVDS輸出重新配置為兩路CMOS輸出。LVPECL輸出的工作頻率達(dá)1.6 GHz，LVDS輸出的工作頻率達(dá)800 MHz，CMOS輸出的工作頻率達(dá)250 MHz。

對于需要額外輸出的應(yīng)用，可使用AD9520和AD9522，二者具有晶振基準(zhǔn)電壓輸入、零延遲或用于啟動時自動配置的EEPROM。此外，AD9516和AD9518特性與AD9517相似，但輸出組合不同。

每對輸出均有分頻器，其分頻比和粗調(diào)延遲（或相位）均可以設(shè)置。LVPECL輸出的分頻范圍為1至32。LVDS/CMOS輸出的分頻范圍最高可達(dá)1024。

AD9517-0提供48引腳LFCSP封裝，可以采用3.3 V單電源供電。將電荷泵電源(VCP)與5V電壓相連時，可以使用外部VCO，它需要更寬的電壓范圍。獨(dú)立的LVPECL電源可以為2.5 V至3.3 V（標(biāo)稱值）。

AD9517-0的額定工作溫度范圍為–40°C至+85°C工業(yè)溫度范圍。

應(yīng)用

• 低抖動、低相位噪聲時鐘分配
• 10/40/100 Gb/s網(wǎng)絡(luò)線路卡，包括SONET、同步以太網(wǎng)、OTU2/3/4
• 前向糾錯(G.710)
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘
• 高性能無線收發(fā)器
• 自動測試設(shè)備(ATE)和高性能儀器儀表

特性

• 低相位噪聲鎖相環(huán)(PLL)
  片內(nèi)VCO的調(diào)諧頻率范圍為2.55 GHz至2.95 GHz
• 可選外部VCO/VCXO，最高達(dá)2.4 GHz
• 1路差分或2路單端參考輸入
• 參考監(jiān)控功能
• 自動恢復(fù)和手動參考
  切換/保持模式
• 2對1.6 GHz LVPECL輸出
  每對輸出共用1至32分頻器和粗調(diào)相位延遲
  加性輸出抖動：225 fs均方根值
  通道間偏斜成對輸出小于10 ps
• 支持最高250 MHz的LVPECL、LVDS或CMOS基準(zhǔn)
• 可編程PFD路徑延遲
• 可選數(shù)字或模擬鎖定檢測
• 2對800 MHz LVDS時鐘輸出
  每對輸出共用兩個1至32級聯(lián)分頻器和粗調(diào)相位延遲
  加性輸出抖動：275 fs均方根值
  可以精調(diào)每路LVDS輸出的延遲(Δt)
• 可以將每路LVDS輸出重新配置為兩路250MHz CMOS輸出
• 上電時所有輸出自動同步
• 提供手動輸出同步
• 欲了解更多特性，請參考數(shù)據(jù)手冊

框圖

時序圖

引腳配置描述

典型性能特征

數(shù)字鎖檢測（DLD）

通過DLD功能選擇合適的輸出引腳，可使能DLD功能。DLD功能可通過LD、STATUS和REMON引腳使用。DLD電路在PLL鎖定時，監(jiān)測每個引腳上的電壓上升沿時間差。當(dāng)輸入頻率低于指定值（鎖定閾值）時，會指示鎖定狀態(tài)。鎖定狀態(tài)的超出通過超出指定值（解鎖閾值）來指示。需注意，解鎖閾值比鎖定閾值更寬泛，這允許在不觸發(fā)監(jiān)測電路的情況下出現(xiàn)相位誤差超出鎖定窗口的情況。

鎖檢測窗口定時取決于以下三個設(shè)置：數(shù)字鎖檢測窗口（寄存器0x0184）、反沖延遲（通過設(shè)置位Register0x0170設(shè)置，見表2）和鎖檢測計數(shù)器（寄存器0x0185）。檢測到鎖定時，會持續(xù)產(chǎn)生一個與鎖檢測窗口時間差成比例的脈沖，直到時間差大于解鎖閾值。DLD電路持續(xù)指示鎖定狀態(tài)，直到時間差大于解鎖閾值。鎖定前的PFD頻率必須大于解鎖閾值。鎖定所需的連續(xù)PFD周期數(shù)可通過寄存器0x0185編程設(shè)置。

模擬鎖檢測（ALD）

AD9517提供一種ALD功能，可選擇用于LD引腳。ALD有以下兩種版本：

• N - 通道開漏鎖檢測 ：此信號需要一個上拉電阻至正電源電壓Vcc。輸出正常為高電平，鎖存在時輸出低電平，通過最小占空比周期指示。
• P - 通道開漏鎖檢測 ：此信號需要一個下拉電阻至GND。輸出正常為低電平，鎖存在時輸出高電平，通過高電平占空比周期指示。

模擬鎖檢測功能需要一個R - C濾波器，以提供指示鎖定/解鎖的邏輯電平。

電流源數(shù)字鎖檢測（DLD）

在PLL鎖定序列期間，DLD信號正常會在最終穩(wěn)定前切換一定次數(shù)。當(dāng)PLL完全鎖定時，在某些應(yīng)用中可能希望禁用DLD功能?？赏ㄟ^將PLL置于睡眠鎖定狀態(tài)來實(shí)現(xiàn)此功能，僅使用輸入電流源鎖檢測功能

此功能在將LD引腳控制寄存器（Register 0x01A5）的輸出設(shè)置為0時啟用。

電流源鎖檢測功能在VDD為110 μA時，可防止接地電流檢測。當(dāng)DLD為低電平時，指示檢測到接地電流。

如果在LD引腳連接一個電容器，它會以確定的速率充電，該速率在DLD為低電平時被禁用，但在DLD為高電平時幾乎瞬間放電。

監(jiān)測電容器的電壓（即LD引腳的電壓），只有在DLD拉高且鎖檢測未顫動時，才有可能獲得邏輯高電平。

通過選擇合適尺寸的電容器，可以延遲鎖檢測指示，直到PLL穩(wěn)定鎖定且鎖檢測不再顫動。

電容器上的電壓可通過連接到LD引腳的外部比較器進(jìn)行檢測。不過，還有一個內(nèi)部LD引腳比較器，可通過REMON引腳控制（寄存器0x0180）或STATUS引腳控制（寄存器0x0172），以實(shí)現(xiàn)高電平信號。它也可通過SYNCREF引腳控制（寄存器0x0181）。內(nèi)部LD引腳比較器的觸發(fā)點(diǎn)和滯后情況列于表16中。

外部VCO/時鐘輸入（CLK/CLK）

CLK是一個差分時鐘輸入，可用于驅(qū)動AD9517時鐘分配部分。此輸入可接受高達(dá)2.4 GHz的頻率。引腳內(nèi)部經(jīng)過直流偏置，輸入信號應(yīng)通過交流耦合。

CLK/CLK輸入可用作僅分配功能的VCO（PLL關(guān)閉），或作為外部VCO/時鐘的反饋輸入，用于將外部VCO與PLL的輸出頻率對齊。