1開發NVME Host IP難在哪？

這里強調的是做商用IP，而不是只是以功能或性能驗證為目的。

它主要由以下兩大因素困擾：

1）協議復雜性：NVMe協議相對復雜，過程調試不盡如意。
2）開發周期長：即使有xilinx開發板，但是采用開發板上機調試，首先是編譯時間長，增加調試時間；其次是不清楚如何排查問題，種種原因導致目前開發NVMe IP成為難點。

2 基于UVM的Xilinx PCIE4 NVMe IP開發工具

目前應用NVMe IP主流器件大都采用xilinx的ultrascale或ultrascale+系列，如V，K和Zynq系列。雖然PC端已經支持PCIe5，但是FPGA端還停留在PCIe3.0或PCIe4.0.而PCIE4提供向下兼容，故推出配套的UVM驗證工具選用支持PCIe4系列是符合目前開發需求。

3什么是Xilinx PCIE4

Xilinx PCIE4是Xilinx公司開發的AMD UltraScale+? 設備集成塊，全程為AMD UltraScale+? Devices Integrated Block for PCI Express? (PCIe?) solution IP core， 此IP是一種高帶寬、可擴展且可靠的串行互連構建模塊，適用于 UltraScale+ 設備。AMD 在 UltraScale+ 架構中提供了兩種 PCIe 集成塊：PCIE4 集成塊和 PCIE4C 集成塊。PCIE4 塊是 UltraScale+ 設備中使用的，支持 PCIe IP。配備高帶寬存儲器 (HBM) 的 AMD Virtex? UltraScale+? 設備包含 PCIE4 塊和增強型 PCIE4C 塊的混合配置。

PCIE4 塊支持 1-lane、2-lane、4-lane、8-lane 和 16-lane 配置，包括 Gen1 (2.5 GT/s)、Gen2 (5.0 GT/s) 和 Gen3 (8 GT/s) 的速度，符合 PCI Express 基本規范 3.1 版。PCIE4C 塊在功能上等同于 PCIE4 塊，并且額外支持 Gen4 (16 GT/s) 的速度，支持 1-lane、2-lane、4-lane 和 8-lane 配置，符合 PCI Express 基本規范 4.0 版。該解決方案支持 AXI4-Stream 接口作為用戶接口。

PCIe調用示意圖

4 為什么么要在PCIE4上開發NVMe IP

1. 高帶寬和高性能
支持 Gen1 (2.5 GT/s)、Gen2 (5.0 GT/s)、Gen3 (8 GT/s) 和 Gen4 (16 GT/s) 的不同速率。
可以根據實際需求選擇不同的帶寬和速率，滿足不同應用對性能的要求。
2. 靈活的配置選項
提供 1-lane、2-lane、4-lane、8-lane 和 16-lane 配置選項，可以根據需要進行擴展，提供靈活的設計空間。
支持多種配置選項，可以根據系統的需求來平衡帶寬和硬件資源。
3. 兼容性和標準化
PCIe 4.0 版本（PCIE4C塊）支持 16 GT/s 速度，并與 PCI Express Base Specification, Revision 4.0 兼容。這樣可以確保設備在未來的系統中保持兼容性，支持最新的高速傳輸標準。
PCIe 3.1 版本（PCIE4塊）與 PCI Express Base Specification, Revision 3.1 兼容，確保它與現有設備和平臺的兼容性。
4. 擴展性和可定制性
提供多個數據通道配置，支持 AXI4-Stream 接口，使得設計者可以根據具體應用需求靈活調整系統架構，進行擴展。
支持與多個設備之間的高效通信，增強了數據傳輸的靈活性和可定制性。

5. 為何需要基于UVM 的NVMe IP開發工具
作為NVMe IP開發者，在構建IP時總是需要不斷修改，然后編譯上板測試，每一次編譯，少則20分鐘，多則兩三個小時，對IP的熱情總是在滿懷期待的希望等待中磨滅，NVMe IP開發工具作為一個仿真驗證環境，有以下特點
1）基于UVM驗證環境，對熟悉UVM的伙伴非常友好，便于后續特定測試用例的編寫與修改

架構圖

2） 提供完整的NVMe測試用例，包括PCIE初始化，枚舉，NVME初始化，NVMe讀寫事務一目了然。

3） 提供基于三星980pro編寫的Refence Model，可模擬全場景下的NVMe設備行為。極大提高上板成功概率，在上板前解決各種疑難問題
4） 極大縮短驗證所需的時間，根據傳輸的數據量不同，在1-5分鐘即可完成波形仿真。
5） 可做仿真極限壓力測試，經測試，在128位AXIS，時鐘頻率250MHz下，NVMe讀寫峰值可達到3500 MB/s

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審核編輯 黃宇