文章來源:學習那些事
原文作者:小陳婆婆
本文主要介紹基于TSV的三維集成電路的相關知識。
三維集成電路工藝技術因特征尺寸縮小與系統復雜度提升而發展,其核心目標在于通過垂直堆疊芯片突破二維物理極限,同時滿足高密度、高性能、高可靠性及低成本的綜合需求。
為實現這一目標,工藝需聚焦硅通孔(TSV)技術的優化,包括采用微小直徑TSV陣列以最小化芯片面積占用并提升數據傳輸帶寬,同時縮短TSV高度、降低寄生電容以適配高速低功耗器件需求;此外,需通過熱管理設計增強散熱能力以確保熱力學與電學穩定性,并確保三維集成流程對前后端工藝(FEOL/BEOL)的兼容性,減少工藝擾動。
典型銅(Cu)TSV制造流程涵蓋通孔刻蝕、絕緣層沉積、黏附層與擴散阻擋層沉積、種子層制備及電鍍填充銅材料,后續需結合硅片減薄、高精度對準與鍵合技術完成多層芯片互聯,盡管實際工藝順序可能調整,但整體以TSV制備、減薄、鍵合為主線。最終,通過晶圓級鍵合、已知合格芯片(KGD)篩選及異構芯片堆疊策略,工藝需在性能、良率與成本間取得平衡,推動三維集成技術向規模化應用演進。
本文主要介紹基于TSV的三維集成電路的相關知識,分述如下:
TSV制造順序分類與工藝特點
三維集成電路堆疊方式
三維集成電路鍵合方式
TSV制造順序分類與工藝特點
根據TSV(硅通孔)在集成電路工藝流程中的位置,可將其制造順序分為先通孔(Via First)、中通孔(Via Middle)和后通孔(Via Last)三類。
以下為三類工藝的核心差異與關鍵技術要點:
1. 先通孔工藝(Via First)
工藝順序:在CMOS前道工藝(FEOL)前制造TSV,即空白硅片上完成TSV刻蝕、絕緣層沉積、導電材料填充(如多晶硅或鎢)后,再進行晶體管及互連層制造。
核心特點:
材料選擇:需耐受1000℃以上高溫(如多晶硅、鎢),避免后續CMOS工藝損壞TSV結構。
連接方式:TSV通過鎢塞與第一層金屬(M1)互連,無法直接鍵合相鄰層TSV,需借助平面互連層過渡。
優勢:工藝簡化(無需擴散阻擋層/種子層)、熱匹配性好(多晶硅CTE與硅接近)、支持高深寬比TSV(20:1以上)。
局限:電阻率高(多晶硅/鎢電阻遠高于銅),TSV直徑較大(1~5μm),靈活性受限。
2. 中通孔工藝(Via Middle)
工藝順序:在CMOS前道工藝(FEOL)完成后、后道工藝(BEOL)前制造TSV,即晶體管制造后、多層互連前插入TSV流程。
核心特點:
材料選擇:優先使用銅(Cu)填充,電學性能優異(低電阻、低寄生電容),但需復雜擴散阻擋層防止銅污染。
連接方式:TSV與M1層直接互連,設計靈活性高,但需優化CMP工藝(需高選擇比去除銅而不損傷鎢塞)。
優勢:兼容標準CMOS工藝,TSV深寬比均勻,支持高層金屬連接(如Mn),適合高性能需求。
局限:銅熱膨脹系數(CTE)與硅差異大,易引發熱應力問題;TSV刻蝕需避開金屬層,設計約束較多。
3. 后通孔工藝(Via Last)
工藝順序:在CMOS后道工藝(BEOL)完成后制造TSV,分鍵合前和鍵合后兩種子類:
鍵合前后通孔:BEOL完成后制造TSV,再鍵合芯片并減薄。
鍵合后后通孔:先鍵合減薄硅片,再制造TSV并通過電鍍或熱壓鍵合實現層間連接。
核心特點:
材料選擇:銅為主流填充材料,支持TSV直接鍵合(如Cu-Cu熱壓鍵合),連接強度高。
連接方式:TSV可跨層直接連接(如Mn到Mn),但需解決介質層刻蝕難題(如低k材料橫向展寬)。
優勢:TSV位置靈活,支持異構芯片堆疊,適合高密度集成。
局限:刻蝕工藝復雜(需穿透多層介質/硅),CMP需兼容最終金屬層,成本較高。
4. 工藝對比與選型依據
性能優先:中通孔(銅TSV)適用于高速低功耗場景;先通孔(多晶硅/鎢)適合高溫工藝兼容需求。
成本敏感:先通孔工藝可由硅片廠商預制,降低封裝成本;后通孔需復雜刻蝕,成本較高。
設計靈活性:中通孔支持高層金屬連接,后通孔實現跨層直接鍵合,先通孔受限于固定位置。
可靠性:先通孔熱應力低,中通孔需解決銅擴散問題,后通孔需優化介質層刻蝕損傷。
三類工藝各有優劣,需根據產品需求綜合選型。
三維集成電路堆疊方式
在三維集成電路中,芯片間鍵合的堆疊方式直接影響互連密度、散熱性能及工藝復雜度,主要分為正面對正面(F2F)和正面對背面(F2B)兩種模式。
1. 正面對正面(F2F)堆疊
結構特點:上層芯片翻轉后正面朝下,與下層芯片正面直接鍵合,器件層相對放置。
核心優勢:
高密度互連:除TSV外,上下層芯片可通過金屬凸點直接鍵合,互連數量可超越TSV限制,簡化工藝并提升可靠性。
工藝靈活性:上層芯片可在減薄前完成鍵合,無需輔助圓片支撐。
主要局限:
散熱挑戰:器件層間距小,集成后發熱密度高,需強化散熱設計。
多層擴展受限:若堆疊超過兩層,上層芯片需轉為F2B模式,無法持續利用金屬凸點互連。
2. 正面對背面(F2B)堆疊
結構特點:上層芯片保持正面朝上,通過背面與下層芯片鍵合,器件層順序排列。
核心優勢:
散熱優化:硅襯底位于兩層器件層之間,增強散熱能力。
多層兼容性:工藝流程可重復擴展,天然適配三層及以上芯片堆疊。
主要局限:
工藝復雜度:需預先減薄上層芯片,且需輔助圓片防止彎曲變形。
互連依賴TSV:層間互連完全由TSV數量決定,難以實現F2F的凸點級互連密度。
3. 堆疊方式選型依據
兩層堆疊優先F2F:最大化利用金屬凸點互連,降低成本并簡化流程。
三層及以上必選F2B:確保工藝可擴展性,但可結合混合模式(如首尾層用F2F,中間層用F2B)。
功能需求主導:特定應用(如傳感器、光電集成)可能要求固定朝向,需按功能設計選擇堆疊方式。
F2F以互連密度和工藝簡化見長,適合兩層堆疊;F2B通過散熱優化和多層兼容性主導復雜集成,二者可靈活組合以平衡性能與成本。
三維集成電路鍵合方式
在三維集成電路制造中,鍵合方式的選擇直接影響成品率、成本及工藝效率,主要分為芯片到芯片(D2D)、芯片到圓片(D2W)和圓片到圓片(W2W)三種模式。
1. 芯片到芯片(D2D)鍵合
核心特點:單個芯片與單個芯片直接鍵合。
優勢:
成品率優化:鍵合前可剔除失效芯片,避免低良率芯片影響整體成品率。
靈活性高:適配不同尺寸芯片堆疊,減少小尺寸芯片浪費。
局限:
效率低:逐芯片鍵合耗時,對準精度有限(通常5~10μm)。
成本敏感:適用于小批量或高價值芯片,大規模生產效率不足。
2. 芯片到圓片(D2W)鍵合
核心特點:單個芯片與完整圓片鍵合。
優勢:
效率提升:圓片固定后重復鍵合芯片,減少裝載時間。
良率控制:圓片及芯片均可預測試,跳過失效區域以降低成本。
局限:
熱應力風險:圓片及已鍵合芯片需多次經歷高溫工藝,可靠性受挑戰。
工藝復雜:需精確控制芯片與圓片間熱膨脹系數(CTE)匹配。
3. 圓片到圓片(W2W)鍵合
核心特點:完整圓片與完整圓片一次性鍵合。
優勢:
效率最高:單次對準完成全圓片鍵合,適合大規模生產。
熱過程少:僅需一次高溫工藝,熱應力風險低。
局限:
成品率風險:無法預剔除失效芯片,單層良率低將導致整體成本激增。
尺寸限制:要求上下層圓片尺寸嚴格匹配,否則造成面積浪費。
4. 鍵合方式選型策略
D2D適用場景:堆疊芯片良率波動大、尺寸差異顯著,或需定制化小批量生產。
D2W平衡選擇:兼顧效率與良率控制,適用于中等規模生產及對熱管理要求嚴格的場景。
W2W效率優先:僅當圓片尺寸匹配、良率極高(如≥99%)時采用,常見于同質芯片堆疊(如存儲器立方體)。
鍵合方式的選擇需綜合考量成本、良率、熱穩定性及尺寸兼容性。小尺寸芯片或高良率場景下,W2W可顯著降低成本;而復雜異構集成或良率敏感場景中,D2D或D2W的靈活性更為關鍵。
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原文標題:基于TSV的三維集成電路
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