兩個(gè)好習(xí)慣提高FPGA開發(fā)效率
假如我們不明確這一點(diǎn),當(dāng)改好代碼,增加完的新的feature,跑 testbench 發(fā)現(xiàn)仿真失敗了....
分治法帶來的好處
以 Leading Zero Count 為例解釋了分治法帶來的好處,本篇文章再舉一個(gè)類似的例子。
FPGA開發(fā)中分治法的應(yīng)用
分治法是經(jīng)典優(yōu)化算法之一。分治分治,即分而治之。分治,就是把一個(gè)復(fù)雜的問題分成兩個(gè)或更多的相同或相似....

Xilinx RAM地址沖突
對(duì)于DRAM,寫數(shù)據(jù)是 synchronous write,需要一個(gè)時(shí)鐘周期, 讀數(shù)據(jù)是 async....
Xilinx Vivado LOCK_PINS屬性介紹
LOCK_PINS 是 Xilinx Vivado 做物理約束的屬性之一。用來將LUT的邏輯輸入(I....
Xilinx跨時(shí)鐘域時(shí)序約束
這個(gè)命令指定clock之間是異步關(guān)系,時(shí)序分析時(shí)會(huì)完全ignore這些clock之間的path。
為什么setup檢查下一個(gè)沿而hold檢查當(dāng)前沿
做數(shù)字電路設(shè)計(jì)的可能都見過圖一所示的setup和hold時(shí)間檢查,從圖中可以明顯看出,setup t....
LUTRAM 讀寫使用不同時(shí)鐘的CDC Path
當(dāng) LUTRAM 讀寫使用不同的時(shí)鐘,寫時(shí)鐘 wclk_a,讀時(shí)鐘 rclk_b。