AMD MicroBlaze中通過AXI Timer獲取時間戳
硬件的Vivado Block design設計中，添加AXI Timer
如何使用verilog參數和generate語句來編寫可重用的verilog代碼？
與大多數編程語言一樣，我們應該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項目的開發時間，因為我....
簡談FPGA引腳信號分配的幾個原則
現在的FPGA正變得越來越復雜，向引腳分配信號的任務曾經很簡單，現在也變得相當繁復。下面這些用于向多....
如何在verilog中使用If語句和case語句？
我們在上一篇文章中已經看到了如何使用程序塊（例如 always 塊來編寫按順序執行的 verilog....
Verilog中循環語句簡介
在這篇文章中，我們討論了可以在verilog中使用的不同類型的循環 - for循環，while循環，....
Vivado中常用TCL命令匯總
Vivado是Xilinx推出的可編程邏輯設備(FPGA)軟件開發工具套件，提供了許多TCL命令來簡....
CIC插值濾波器與直接頻率合成器DDS的FPGA實現
CIC濾波器是無線通信中的常用模塊，一般用于數字下變頻（DDC）和數字上變頻（DUC）系統。隨著現代....
基于FPGA實現分離用軟件的圖像處理系統設計
灰度直方圖統計直方圖是圖像的灰度分布統計的一種表示方法，統計目標圖像中各個灰度點的像素個數，很多對于....
GPT-4 驅動的新Copilot編碼助手
在經過一年的技術試驗之后，Copilot 于去年夏季正式推出，能夠為使用 GitHub 及受支持文本....
Vitis IDE Git集成快速入門指南
雖然“Platform”（平臺）、“System Project”（系統工程）和“Applicati....
賽靈思的局部重配置技術（Partial Reconfiguration）
一般情況下，要重新配置一個FPGA需要使其處于復位狀態，并通過外部控制器重新加載一個新設計到器件中。....
AXI VDMA IP 的高級用例
如果 STRIDE 等于 HSIZE，那么 AXI VDMA IP 會在沒有任何跳轉的情況下讀取幀緩....
搜索引擎技術大戰，始于昨日
“搜索引擎的技術大戰，始于今日。我們會繼續前進并加快步伐。更重要的是，我們希望能在搜索領域持續創新，....
國產FPGA！哪些公司比較牛？
為了滿足經濟發展和國防需求，打破美國的壟斷，中國政府多年來投入了數百億科研經費，通過逆向工程方式仿制....
實現高速收發器TX通道間相位對齊的方法
當TX Buffer被使能時，可以通過TXBUFSTATUS的Bit0（Half Full）的狀態和....
平頭哥宣布：RISC-V成功運行安卓12
美國、英國政府將限制處理器矽智財（IP）廠Arm在Neoverse V產品授權給中國廠商，由于Neo....
為什么回跳機制不起作用了呢？FPGA怎么掛死了呢
Xapp1247, Appendix A提供了一個很好的解決方案。利用兩個timer或者稱之為bar....
工商網監