1 CRG的SPEC參考

1.1 時(shí)鐘設(shè)計(jì)需求

（1）生成AHB時(shí)鐘，APB時(shí)鐘，RTC時(shí)鐘；（2）AHB最高時(shí)鐘頻率為98MHz；（3）APB時(shí)鐘為AHB同步時(shí)鐘，且可以配置AHB時(shí)鐘的1/2,1/4,1/8；（4）RTC時(shí)鐘單獨(dú)控制時(shí)鐘，時(shí)鐘頻率1KHz；（5）各外設(shè)時(shí)鐘可以單獨(dú)門(mén)控，滿足低功耗要求。

1.2 時(shí)鐘設(shè)計(jì)要點(diǎn)

（1）DFT可控，隔離，可觀測(cè)。（2）上電工作外部參考時(shí)鐘，PLL穩(wěn)定后，時(shí)鐘自動(dòng)切換。（3）低功耗要求，在系統(tǒng)不工作時(shí)，時(shí)鐘自動(dòng)關(guān)閉。（4）各個(gè)外設(shè)時(shí)鐘均能門(mén)控。

1.3 時(shí)鐘設(shè)計(jì)電路

看上圖，首先進(jìn)來(lái)的是8M時(shí)鐘，給PLL倍頻。OSC_OUT是OSC_IN取反得到的，這是外部時(shí)鐘要求的。經(jīng)過(guò)無(wú)毛刺切換后，就產(chǎn)生sys_clk系統(tǒng)時(shí)鐘，然后進(jìn)入一個(gè)分頻模塊；分頻之后的時(shí)鐘進(jìn)入ICG，產(chǎn)生apb和ahb時(shí)鐘。這個(gè)ICG看做是一個(gè)buffer，對(duì)sys_clk做門(mén)控，時(shí)鐘路徑時(shí)鐘是sys_clk系統(tǒng)時(shí)鐘，注意這里出來(lái)是不是分頻時(shí)鐘，而是sys_clk出來(lái)的，分頻時(shí)鐘只是控制作用而已。

2 時(shí)鐘的無(wú)毛刺切換

2.1 毛刺的產(chǎn)生

兩個(gè)時(shí)鐘頻率可以彼此完全無(wú)關(guān)，或者它們可以是彼此的倍數(shù)。在任何一種情況下，都有可能在切換時(shí)在時(shí)鐘線上產(chǎn)生毛刺。時(shí)鐘線上的毛刺對(duì)整個(gè)系統(tǒng)是危險(xiǎn)的，因?yàn)樗赡鼙荒承?a href="http://www.tjjbhg.com/tags/寄存器/" target="_blank">寄存器解釋為捕獲時(shí)鐘邊沿而被其他寄存器忽略。毛刺的處理分為兩種，當(dāng)時(shí)鐘是彼此的倍數(shù)時(shí)是一種，完全無(wú)關(guān)的兩個(gè)時(shí)鐘處理又是一種。

2.2 倍數(shù)關(guān)系的時(shí)鐘毛刺解決方案

著一篇文章很值得參考！

其原理是，先gating住之前選擇的時(shí)鐘，然后再放開(kāi)將要選擇的時(shí)鐘。下圖顯示了防止源時(shí)鐘相互倍數(shù)的時(shí)鐘開(kāi)關(guān)輸出出現(xiàn)毛刺的解決方案。在每個(gè)時(shí)鐘源的選擇路徑中插入一個(gè)負(fù)邊沿觸發(fā)的D觸發(fā)器。

2.3?針對(duì)無(wú)關(guān)時(shí)鐘源的毛刺保護(hù)

先前避免時(shí)鐘開(kāi)關(guān)輸出處的毛刺的方法需要兩個(gè)時(shí)鐘源彼此的倍數(shù)，在該實(shí)現(xiàn)中沒(méi)有處理異步信號(hào)的機(jī)制。當(dāng)兩個(gè)時(shí)鐘源彼此完全無(wú)關(guān)時(shí)，異步行為的源可以是SELECT信號(hào)或從一個(gè)時(shí)鐘域到另一個(gè)時(shí)鐘域的反饋。同步器只是兩級(jí)觸發(fā)器，其中第一級(jí)通過(guò)鎖定數(shù)據(jù)來(lái)幫助穩(wěn)定數(shù)據(jù)，這一級(jí)可以用上升沿，也可以用下降沿，用上升沿是為了節(jié)省時(shí)間然后將數(shù)據(jù)傳遞到下一級(jí)，后一級(jí)的DFF必須使用clock下降沿，因?yàn)槭怯肁ND門(mén)進(jìn)行g(shù)ating。

2.4 RTL代碼

module clk_sw(
     input   wire    clk_a,
     input   wire    clk_b,
     input   wire    rst_n,
     input   wire    sel,
     output  wire    clk_o
 );
 reg     clk_a_en ;
 reg     clk_b_en ;
 always @(posedge clk_a or negedge rst_n) begin
     if(~rst_n)                         
      clk_a_en     <=  1'b0 ;
     else                                
     clk_a_en     <=  ~sel & ~clk_b_en   ;
 end
 always @(posedge clk_b or negedge rst_n) begin
     if(~rst_n)                          
     clk_b_en     <=  1'b0  ;
     else                                
     clk_b_en     <=  sel  & ~clk_a_en   ;
end
assign  clk_o   =   (clk_a & clk_a_en) | (clk_b & clk_b_en) ;
endmodule