AD9571具有多路輸出時鐘發生器功能，內置專用PLL內核，針對以太網線路卡應用進行了優化。整數N PLL設計基于ADI公司成熟的高性能、低抖動頻率合成器產品系列，確保實現較高的網絡性能。這款器件也適合相位噪聲和抖動要求嚴格的其它應用。

PLL部分由低噪聲鑒頻鑒相器（PFD）、精密電荷泵（CP）、低相位噪聲電壓控制振蕩器（VCO）和預編程反饋分頻器與輸出分頻器組成。通過將外部晶振或基準時鐘連接至REFCLK引腳，可將最高達156.25 MHz的頻率鎖定至輸入基準。

每個輸出分頻器和反饋分頻器分頻比都針對要求的輸出速率進行預編程。無需外部環路濾波器元件，從而節約了寶貴的設計時間和電路板空間。

AD9571提供40引腳6 mm × 6 mm引腳架構芯片級封裝，采用3.3 V單電源供電。工作溫度范圍為?40°C至+85°C。

• 完全集成VCO/PLL內核
    156.25 MHz時，抖動值：0.17 ps均方根值（1.875 MHz至20 MHz）
    125 MHz時，抖動值：0.41 ps均方根值（12 kHz至20 MHz）
    輸入晶振或時鐘頻率：25 MHz
• 針對156.25 MHz、33.33 MHz、100 MHz和125 MHz預設分頻比
• 可選LVPECL或LVDS輸出格式
• 集成環路濾波器
• 6路基準時鐘輸出
• 速率通過綁定引腳配置
• 節省空間的6 mm × 6 mm、40引腳LFCSP封裝
• 功耗：0.48 W（LVDS工作模式）

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