Kintex-7 FPGA的內(nèi)部結(jié)構(gòu)相比傳統(tǒng)FPGA的內(nèi)部結(jié)構(gòu)嵌入了DSP48E1，PCIE，GTX,XADC,高速IO口等單元，大大提升了FPGA的性能。
2023-08-24 09:26:56
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本文章以8086微機系統(tǒng)為例，簡要介紹微機系統(tǒng)的物理構(gòu)成。一、結(jié)構(gòu)概述8086微機系統(tǒng)內(nèi)部分為執(zhí)行單元（EU）與總線接口單元（BIU）兩部分。其中執(zhí)行單元由運算器、通用寄存器、標志寄存器、控制電路幾部分組成。具體器件構(gòu)成見下圖：二、具體講解1.執(zhí)行單元數(shù)據(jù)寄存器AX：累加器I/O接口與單片機
2022-01-25 07:50:31
FPGA 加三移位法，有人用vhdl 語言寫過嗎
2019-03-20 15:59:05
Verilog HDL優(yōu)點：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優(yōu)勢。缺點：很多錯誤在編譯的時候不能被發(fā)現(xiàn)。VHDL優(yōu)點：語法嚴謹，層次結(jié)構(gòu)清晰。缺點：熟悉時間長，不夠靈活
2021-08-19 16:07:45
希望在今后的學(xué)習(xí)中大家多多幫助，先來幾個基礎(chǔ)的verilog 教材吧 現(xiàn)在我用到了FPGA關(guān)鍵分配的知識。 不過還是想系統(tǒng)的學(xué)習(xí)一下。那就先從軟件的使用和語法開始學(xué)習(xí)吧。 完整的pdf格式文檔電子發(fā)燒友下載地址（共31頁）： FPGA中文VHDL語言教程.pdf
2018-07-04 01:11:32
FPGA實現(xiàn)直接數(shù)字頻率合成（DDS）的原理、電路結(jié)構(gòu)和優(yōu)化方法介紹了利用現(xiàn)場可編程邏輯門陣列FPGA實現(xiàn)直接數(shù)字頻率合成（DDS）的原理、電路結(jié)構(gòu)和優(yōu)化方法。重點介紹了DDS技術(shù)在FPGA中的實現(xiàn)
2012-08-11 18:10:11
的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。3．大規(guī)模設(shè)計一些大型的 FPGA 設(shè)計項目必須有多人甚至多個開發(fā)組共同并行工作才能實現(xiàn)。VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了它具有
2018-09-07 09:04:45
一般的 VHDL 程序可以由實體（Entity）、結(jié)構(gòu)體（Architecture）、配置（Configuration）、程序包和程序包體（Package）以及庫（Library）5 個部分
2018-09-07 09:11:08
[color=#444444 !important]FPGA編程是用VHDL還是verilog HDL好用？謝謝了！
2012-06-19 17:39:00
VHDL與FPGA設(shè)計
2012-08-17 09:44:37
程序的基本結(jié)構(gòu)由于VHDL已是IEEE規(guī)定的標準，所以只是CPLD、FPGA等芯片公司，它們都會提供這個標準的定義庫（Library IEEE），而且由于這里面寫了許多的定義和參數(shù)，初學(xué)者一時之間也
2009-03-19 14:52:00
1.5 關(guān)于在系統(tǒng)編程技術(shù)1.6 關(guān)于FPGA／CPLD的優(yōu)勢1.7 關(guān)于VHDL的學(xué)習(xí)第2章 VHDL入門2.1 用VHDL設(shè)計多路選擇器和鎖存器2.2 用VHDL設(shè)計全加器第3章 VHDL程序結(jié)構(gòu)
2008-06-04 10:31:29
超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計中。它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計中。當然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)
2015-09-30 13:48:29
電流保護、正序電流保護、過載保護、堵轉(zhuǎn)保護、過熱保護、失壓保護等功能。最后對電動機微機保護裝置提出了一些改進看法，并預(yù)測了微機電動機保護裝置的發(fā)展趨勢。闡述了微機保護的硬件結(jié)構(gòu)原理和微機型電動機保護裝置的
2021-09-02 07:40:53
早上剛考完微機原理, 唉, 沒心復(fù)習(xí), 發(fā)現(xiàn)好多不會填不管了, 對不掛科我還是比較有信心滴~發(fā)個之前微機原理實驗課寫的小程序, 實現(xiàn)一個簡易的計算器, 不支持除法和()這類的表達式, 本來想寫
2019-03-22 06:10:16
保護裝置的故障和誤差概率，從而提高裝置的可靠性。微機保護裝置可靠性高，可以更好地滿足現(xiàn)代電力系統(tǒng)的運行要求。通過分析影響線路保護的因素，提出了一些改善繼電保護的措施，以供參考。一、影響方面1.在強電磁干擾信號
2018-09-27 09:27:29
ModelSim IntelFPGA中是否提供VHDL源代碼模板？我注意到該選項存在于標準ModelSim版本中，但我還沒有在IntelFPGA版本中找到它。以上來自于谷歌翻譯以下為原文
2018-11-14 11:42:38
微型計算機的原理及結(jié)構(gòu)一般不易理解掌握，利用FPGA來學(xué)習(xí)并構(gòu)建一個簡易微型計算機無疑是一個好方法，對EDA的軟硬件學(xué)習(xí)也是一個不錯的選擇，可為將來進行相關(guān)ASIC沒計打下良好的基礎(chǔ)。
2014-12-04 14:35:41
微型計算機的原理及結(jié)構(gòu)一般不易理解掌握，利用FPGA來學(xué)習(xí)并構(gòu)建一個簡易微型計算機無疑是一個好方法，對EDA的軟硬件學(xué)習(xí)也是一個不錯的選擇，可為將來進行相關(guān)ASIC沒計打下良好的基礎(chǔ)。
2014-12-04 14:36:22
VHDL 不僅僅提供了一系列的順序語句，同樣也提供了很多并行語句。在 VHDL 中，并行語句主要包括以下幾種：? 進程（PROCESS）語句；? 塊（BLOCK）語句；? 并發(fā)信號賦值；? 條件信號
2018-09-13 10:14:51
的可編程邏輯器件供應(yīng)商Xilinx公司的產(chǎn)品為背景，系統(tǒng)全面地介紹該公司的CPLD/FPGA產(chǎn)品的結(jié)構(gòu)原理、性能特點、設(shè)計方法以及相應(yīng)的EDA工具軟件，重點介紹CPLD/FPGA在數(shù)字系統(tǒng)設(shè)計、數(shù)字通信
2018-03-29 17:11:59
請問使用VHDL語言設(shè)計FPGA有哪些常見問題？
2021-05-06 09:05:31
一種基于FPGA的簡易頻譜分析儀設(shè)計方案，其優(yōu)點是成本低，性能指標滿足教學(xué)實驗所要求的檢測信號范圍。
2021-04-30 06:43:21
`勇敢的芯伴你玩轉(zhuǎn)Altera FPGA連載4:Verilog與VHDL特權(quán)同學(xué)，版權(quán)所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1i5LMUUD Verilog
2017-09-26 21:07:34
本帖最后由 eehome 于 2013-1-5 10:11 編輯
基于FPGA及VHDL的LED點陣漢字滾動顯示設(shè)計方案
2012-08-19 23:20:48
的設(shè)計帶來了極大的靈活性，用戶可以利用FPGA(現(xiàn)場可編程門陣列)來開發(fā)出一個精簡指令的CPU，同時對微型計算機的原理及結(jié)構(gòu)進行充分研究，便于將來進行相關(guān)ASIC(專用集成電路)設(shè)計，也可用于計算機原理教學(xué)之中。
2019-06-27 07:40:42
基于FPGA的簡易數(shù)字信號傳輸性能分析儀
2015-12-21 09:40:36
基于FPGA的簡易數(shù)字信號傳輸性能分析儀_張驍
2015-12-21 12:03:56
本帖最后由 eehome 于 2013-1-5 09:50 編輯
基于FPGA的簡易邏輯分析儀
2012-07-19 19:01:30
目前，由于頻譜分析儀價格昂貴，高等院校只是少數(shù)實驗室配有頻譜儀。但電子信息類教學(xué)，如果沒有頻譜儀輔助觀察，學(xué)生只能從書本中抽象理解信號特征，嚴重影響教學(xué)實驗效果。 針對這種現(xiàn)狀提出一種基于FPGA的簡易頻譜分析儀設(shè)計方案，其優(yōu)點是成本低，性能指標滿足教學(xué)實驗所要求的檢測信號范圍。
2019-08-23 07:07:07
由于可重構(gòu)系統(tǒng)的研究歷史很短，目前尚未形成標準的結(jié)構(gòu)形式，在此僅根據(jù)已有的應(yīng)用做初步分析。 按重構(gòu)的粒度和方式，可重構(gòu)系統(tǒng)可以粗略地分為兩種。一種是粗粒度重構(gòu)單元的模塊級重構(gòu)，即重構(gòu)時改變
2011-05-27 10:24:20
http://115.com/file/ant54869#《基于VHDL的FPGA與NIOS_II實例精煉》第七章代碼.rarhttp://115.com/file/e7wphx31#《基于VHDL
2012-02-06 11:27:54
精煉》第十五章_SDRAM讀寫操作的實現(xiàn).avihttp://115.com/file/c2m0dlb3#《基于VHDL的FPGA與NIOS_II實例精煉》第二章_VHDL的基本結(jié)構(gòu).avihttp
2012-02-06 11:22:55
信息。 多CPU結(jié)構(gòu)設(shè)計是防止保護誤動，提高微機保護系統(tǒng)可靠性的一種有效措施，但采用多CPU結(jié)構(gòu)使硬件結(jié)構(gòu)復(fù)雜，調(diào)試繁瑣，成本高，而且當多CPU同時程序跑飛時，同樣造成控制出口失控，有可能引起誤動
2019-04-25 07:00:04
語言進行CPLD/FPGA設(shè)計開發(fā)，Altera和Lattice已經(jīng)在開發(fā)軟件方面提供了基于本公司芯片的強大開發(fā)工具。但由于VHDL設(shè)計是行為級設(shè)計，所帶來的問題是設(shè)計者的設(shè)計思想與電路結(jié)構(gòu)相脫節(jié)，而且
2019-06-18 07:45:03
利用現(xiàn)場可編程門陣列（FPGA）和VHDL 語言實現(xiàn)了PCM碼的解調(diào)，這樣在不改變硬件電路的情況下，能夠適應(yīng)PCM碼傳輸速率和幀結(jié)構(gòu)變化，從而正確解調(diào)數(shù)據(jù)。
2021-05-07 06:58:37
如何搭建一個簡易方便的數(shù)據(jù)采集分析系統(tǒng)？
2021-11-19 06:33:32
如何搭建一個簡易方便的數(shù)據(jù)采集分析系統(tǒng)？
2021-11-19 07:40:48
本人小菜鳥，開始學(xué)FPGA的時候?qū)W的Verilog語言，后來因為課題組前期的工作都是VHDL就該學(xué)VHDL了。最近聽了幾個師兄的看法，說國內(nèi)用VHDL的已經(jīng)很少了，建議我還是堅持用Verilog，小菜現(xiàn)在好糾結(jié)，請問到底應(yīng)該用哪種語言呢？望各位大神指點！
2015-07-08 10:07:56
剛接觸FPGA 想用FPGA實現(xiàn)422通訊 求大牛給一個實現(xiàn)UART的VHDL的程序
2013-12-05 20:40:39
VHDL硬件描述語言教學(xué)：包括fpga講義，VHDL硬件描述語言基礎(chǔ)，VHDL語言的層次化設(shè)計的教學(xué)幻燈片
2006-03-27 23:46:49
93 本簡易網(wǎng)絡(luò)導(dǎo)納分析儀以凌陽單片機SPCE
2008-04-03 13:24:2844 [學(xué)習(xí)要求] 掌握VHDL硬件描述語言的基本語法和源文件的結(jié)構(gòu)，學(xué)會用VHDL硬件描述語言設(shè)計典型數(shù)字邏輯電路。[重點與難點]重點：VHDL語言的程序結(jié)構(gòu)；VHDL語言的數(shù)據(jù)類型及數(shù)
2009-03-18 20:02:3547 介紹高速圖像采集系統(tǒng)的硬件結(jié)構(gòu)及工作原理， 講述FPGA 在圖像采集與數(shù)據(jù)存儲部分的VHDL 模塊設(shè)計， 給出采集同步模塊的VHDL 源程序。
2009-04-16 10:45:5515 的一種新型小型化微機繼電保護測試儀。本微機繼電保護測試儀采用單機獨立運行，亦可聯(lián)接筆記本電腦運行的先進結(jié)構(gòu)。儀器主機采用DSP+FPGA結(jié)構(gòu)，真16位DAC輸出、
2022-11-10 20:31:27
剖析硬件描述語言VHDL-AMS 的新特性。通過對A/D 轉(zhuǎn)換器和D/A 轉(zhuǎn)換器進行建模和仿真分析可以看出，VHDL-AMS 突破了VHDL 只能設(shè)計數(shù)字電路的限制，使得VHDL 可以應(yīng)用于模擬以及混合信
2009-07-08 09:49:2322 FPGA/VHDL技術(shù)是近年來計算機與電子技術(shù)領(lǐng)域的又一場革命。本書以AAltera公司的FPGA/CPLD為主詳細介紹了FPGA、CPLD為主詳細介紹了FPGA的相關(guān)知識，MAX+PLUSⅡ開發(fā)環(huán)境和VHDL語言基礎(chǔ)，并
2009-07-11 15:06:4258 基于FPGA的雙通道簡易可存儲示波器設(shè)計:本文介紹了一種基于FPGA的采樣速度60Mbit/s的雙通道簡易數(shù)字示波器設(shè)計，能夠?qū)崿F(xiàn)量程和采樣頻率的自動調(diào)整、數(shù)據(jù)緩存、顯示以及與計算機
2009-09-29 10:45:23107 觀測信號頻譜在科研中具有重大意義，在教學(xué)實驗中也有利于學(xué)生更直觀深入地了解信號特征。采用單片機C8051和FPGA，外加高速A/D轉(zhuǎn)換器設(shè)計一種簡易的頻譜分析儀。該系統(tǒng)主要包
2010-12-28 10:43:45101 實驗六、VHDL的基本描述語句設(shè)計一? 實驗?zāi)康?掌握VHDL語言的基本結(jié)構(gòu)及設(shè)計的輸入方法。2掌握VHDL語言的基本描述語句的使用方法。二? 實驗設(shè)備
2009-03-13 19:23:571998 【摘 要】 通過設(shè)計實例詳細介紹了用VHDL（VHSIC Hardware DescriptionLanguage）語言開發(fā)FPGA／CPLD的方法，以及與電路圖輸入和其它HDL語言相比，使用VHDL語言的優(yōu)越性。
2009-05-10 19:47:301111 
簡易應(yīng)急燈電路結(jié)構(gòu)電路圖
2009-06-11 11:25:276288 
摘要：介紹高速圖像采集系統(tǒng)的硬件結(jié)構(gòu)及工作原理，講述FPGA在圖像采集與數(shù)據(jù)存儲部分的VHDL模塊設(shè)計，給出采集同步模塊的VHDL源程序。
關(guān)鍵
2009-06-20 14:35:02663 
基于FPGA的二次群分接器的結(jié)構(gòu)分析及實現(xiàn)
1．引言
為了提高傳輸速率，擴大通信容量，減少信道數(shù)量，通常把多路信號復(fù)用成一路信號進行傳輸。在多種復(fù)
2009-12-08 09:54:42654 采用CPLD/FPGA的VHDL語言電路優(yōu)化原理設(shè)計
VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標準硬件描述語言，是隨著可編程邏輯器件(PLD)的發(fā)展而發(fā)展起
2010-03-19 11:38:022318 
Verilog HDL與VHDL及FPGA的比較分析. Verilog HDL優(yōu)點：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵和建模方面有優(yōu)勢。
2011-01-11 10:45:291182 本文采用VHDL描述語言，充分利用Xilinx公司Spartan II FPGA的系統(tǒng)資源，設(shè)計實現(xiàn)了一種非對稱同步FIFO，它不僅提供數(shù)據(jù)緩沖，而且能進行數(shù)據(jù)總線寬度的轉(zhuǎn)換。
2011-01-13 11:33:431744 針對傳統(tǒng)的實現(xiàn)FPGA局部動態(tài)可重構(gòu)中總線宏的設(shè)計方法比較復(fù)雜的問題，提出了一種Virtex-5 FPGA局部動態(tài)重構(gòu)中基于Slice的總線宏的簡易設(shè)計方法。在介紹總線宏基本原理的基礎(chǔ)上，分析傳統(tǒng)設(shè)計方法的復(fù)雜性，結(jié)合Virtex-5芯片的結(jié)構(gòu)特點，以Xilinx的ISE9.1i和
2011-01-15 15:37:530 EDA與VHDL的實用電路模塊設(shè)計分析
2011-03-02 16:57:460 本書共分8章，主要內(nèi)容包括典型fpga器件的介紹、vhdl硬件描述語言、fpga設(shè)計中常用軟件簡介、用fpga實現(xiàn)數(shù)字信號處理的數(shù)據(jù)規(guī)劃、多種結(jié)構(gòu)類型的fir數(shù)字濾波器的fpga實現(xiàn)、不同結(jié)構(gòu)
2011-11-04 15:50:120 為了能夠更簡潔嚴謹?shù)孛枋鯩TM總線的主模塊有限狀態(tài)機的狀態(tài)轉(zhuǎn)換，同時減少FPGA芯片功耗，提高系統(tǒng)穩(wěn)定性，文中在分析MTM總線結(jié)構(gòu)和主模塊有限狀態(tài)機模型的基礎(chǔ)上，基于VHDL語言采
2012-05-29 15:39:0920 altera FPGA/CPLD高級篇(VHDL源代碼)
2012-11-13 14:40:38134 本書分為4個部分：Quartus Ⅱ軟件的基本操作、VHDL語法介紹、FPGA設(shè)計實例和Nios Ⅱ設(shè)計實例；總結(jié)了編者幾年來的FPGA設(shè)計經(jīng)驗，力求給初學(xué)者或是想接觸這方面知識的讀者提供一種快速入
2012-11-28 11:48:12616 文中著重介紹了一種基于FPGA利用VHDL硬件描述語言的數(shù)字秒表設(shè)計方法，在設(shè)計過程中使用基于VHDL的EDA工具ModelSim對各個模塊仿真驗證，并給出了完整的源程序和仿真結(jié)果。
2012-12-25 11:19:246071 FPGA簡易電子琴設(shè)計具體的模塊分析和源程序，
2016-02-16 16:32:5731 本書共分為三個基本組成部分，首先詳細介紹VHDL語言的背景知識、基本語法結(jié)構(gòu)和VHDL代碼的編寫方法；然后介紹VHDL電路單元庫的結(jié)構(gòu)和使用方法，以及如何將新的設(shè)計加入到現(xiàn)有的或自己新建立的單元
2016-04-25 17:07:530 本書共分為三個基本組成部分，首先詳細介紹VHDL語言的背景知識、基本語法結(jié)構(gòu)和VHDL代碼的編寫方法；然后介紹VHDL電路單元庫的結(jié)構(gòu)和使用方法，以及如何將新的設(shè)計加入到現(xiàn)有的或自己新建立的單元
2016-04-25 17:07:530 Xilinx FPGA工程例子源碼：VHDL實現(xiàn)對圖像的采集和壓縮
2016-06-07 14:54:576 Xilinx FPGA工程例子源碼：簡易邏輯分析儀的設(shè)計用源代碼
2016-06-07 15:07:4518 Xilinx FPGA工程例子源碼：基于XILINX的XC3系列FPGA的VGA控制器的VHDL源程序
2016-06-07 15:07:4512 Xilinx FPGA工程例子源碼：用FPGA模擬VGA時序PS_2總線的鍵盤接口VHDL源代碼
2016-06-07 15:11:2032 vhdl語法介紹FPGA設(shè)計實例nios ii設(shè)計實例北航版本
2016-07-14 17:34:1374 VHDL程序?qū)嶓w--EDA資料，設(shè)計實體是VHDL語言設(shè)計的基本單元，簡單的可以是一個與門，復(fù)雜的可以是一個微處理器或一個數(shù)字系統(tǒng)，其結(jié)構(gòu)基本是一致的，都是由實體說明和結(jié)構(gòu)體兩部分組成。實體說明
2016-11-21 15:40:340 VHDL語言是一種在EDA設(shè)計中廣泛流行的硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL語言的句法、語言形式和描述風(fēng)格十分類似于一般的計算機高級語言，是目前硬件描述語言中應(yīng)用最為廣泛的一種。
2018-03-30 16:04:2721 本文檔的主要內(nèi)容詳細介紹的是FPGA視頻教程之FPGA和CPLD與VHDL基礎(chǔ)知識的詳細資料說明。主要的目的是：1.VHDL入門，2.設(shè)計單元，3.體系結(jié)構(gòu)建模基礎(chǔ)，4.VHDL邏輯綜合，5.層次
2019-03-20 14:35:199 本文檔的主要內(nèi)容詳細介紹的是FPGA視頻教程之學(xué)習(xí)FPGA選擇verilog還是vhdl詳細資料說明。
2019-03-22 14:00:0724 本文檔的主要內(nèi)容詳細介紹的是使用FPGA和VHDL語言進行的搶答器設(shè)計資料合集免費下載。
2019-06-03 08:00:0019 在VHDL程序中，實體（ENTITY）和結(jié)構(gòu)體（ARCHITECTURE）這兩個基本結(jié)構(gòu)是必須的，他們可以構(gòu)成最簡單的VHDL程序。通常，最簡單的VHDL程序結(jié)構(gòu)中還包含另一個最重要的部分，即庫（LIBRARY）和程序包（PACKAGE）。
2020-04-23 15:43:384224 用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工
2020-04-23 15:58:4910242 一個VHDL程序代碼包含實體（entity）、結(jié)構(gòu)體（architecture）、配置（configuration）、程序包（package）、庫（library）等。
2020-07-16 08:42:042321 基于以上討論，可以看出ASIP+FPGA設(shè)計模式可以從很大程度上解決引言中提到的兩個難題。為了進行更深入的研究，我們對該設(shè)計模式進行了嘗試，用VHDL硬件描述語言在FPGA上實現(xiàn)了一個8位微處理器
2020-07-28 17:44:49562 
今天給大家分享一個VHDL和Verilog的工具。很多新手初次學(xué)習(xí)FPGA都曾遇到過一個問題：是學(xué)Verilog OR VHDL？
2020-08-25 09:22:056116 
本文檔的主要內(nèi)容詳細介紹的是使用VHDL實現(xiàn)簡易電子琴演奏器設(shè)計的工程文件免費下載。
2020-11-02 17:53:4826 本文檔的主要內(nèi)容詳細介紹的是使用FPGA驅(qū)動LCD顯示中文字符年的VHDL程序。
2020-12-18 16:44:1410 本文檔的主要內(nèi)容詳細介紹的是使用FPGA實現(xiàn)自動售貨機的VHDL程序與仿真資料。
2020-12-21 17:10:0023 本文檔的主要內(nèi)容詳細介紹的是使用FPGA實現(xiàn)LCD控制的VHDL程序與仿真資料免費下載。
2021-01-18 17:19:0810 本文檔的主要內(nèi)容詳細介紹的是使用FPGA實現(xiàn)LED控制的VHDL程序與仿真資料免費下載。
2021-01-18 17:32:4612 FPGA Express將VHDL描述轉(zhuǎn)換并優(yōu)化為內(nèi)部門級等效格式。然后針對給定的FPGA技術(shù)編譯此格式。
2021-01-21 16:02:097 提出了一種基于FPGA實現(xiàn)的全并行結(jié)構(gòu)FFT設(shè)計方法，采用XILINX公司最新器件VirtexII Pro，用硬件描述語言VHDL和圖形輸入相結(jié)合的方法，在ISE6.1中完成設(shè)計的輸入、綜合、編譯
2021-03-31 15:22:0011 基于FPGA的簡易頻譜儀設(shè)計與實現(xiàn)
2021-06-16 10:01:3655 關(guān)于Actel 的FPGA的譯碼器的VHDL源代碼(通信電源技術(shù)期刊2020年第14期)-關(guān)于Actel 的FPGA的譯碼器的VHDL源代碼。適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
2021-09-16 15:18:0110 本文章以8086微機系統(tǒng)為例，簡要介紹微機系統(tǒng)的物理構(gòu)成。一、結(jié)構(gòu)概述8086微機系統(tǒng)內(nèi)部分為執(zhí)行單元（EU）與總線接口單元（BIU）兩部分。其中執(zhí)行單元由運算器、通用寄存器、標志寄存器、控制電路幾部分組成。具體器件構(gòu)成見下圖：二、具體講解1.執(zhí)行單元數(shù)據(jù)寄存
2021-11-30 15:36:1913 工作方式； IO串并轉(zhuǎn)換資源：分析IO資源如何實現(xiàn)串并轉(zhuǎn)換。 其中第二、三系列是對第一系列中的部分內(nèi)容進行更進一步的詳細描述。本篇是對于第一個系列——IO資源進行部分描述，共分為幾個章節(jié)進行具體闡述。 FPGA IO資源的基本單元架構(gòu)為一個個 IO tile ，下圖為 IO tile 的結(jié)構(gòu)
2022-12-13 13:20:061099 在電力系統(tǒng)中，諧波是一個廣泛存在的問題。諧波的產(chǎn)生不僅會降低電力系統(tǒng)的效率，還會對設(shè)備造成損害。因此，微機消諧裝置在電力系統(tǒng)中扮演著重要的角色。本文將介紹微機消諧裝置的基本結(jié)構(gòu)。 微機消諧裝置主要
2023-11-30 14:26:55174
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