摩爾定律：一個(gè)芯片上的晶體管數(shù)目大約每十八個(gè)月增長(zhǎng)一倍。

　　傳播延時(shí)：一個(gè)門的傳播延時(shí)tp定義了它對(duì)輸入端信號(hào)變化的響應(yīng)有多快。它表示一個(gè)信號(hào)通過(guò)一個(gè)門時(shí)所經(jīng)歷的延時(shí)，定義為輸入和輸出波形的50%翻轉(zhuǎn)點(diǎn)之間的時(shí)間。由于一個(gè)門對(duì)上升和下降輸入波形的響應(yīng)時(shí)間不同，所以需定義兩個(gè)傳播延時(shí)。tpLH定義為這個(gè)門的輸出由低至高翻轉(zhuǎn)的響應(yīng)時(shí)間，而tpHL則為輸出由高至低翻轉(zhuǎn)的響應(yīng)時(shí)間。傳播延時(shí)tp定義為這兩個(gè)時(shí)間的平均值：tp=（tpLH+tpHL）/2。

　　設(shè)計(jì)規(guī)則：定義設(shè)計(jì)規(guī)則的目的是為了能夠很容易地把一個(gè)電路概念轉(zhuǎn)換成硅上的幾何圖形。設(shè)計(jì)規(guī)則的作用就是電路設(shè)計(jì)者和工藝工程師之間的接口，或者說(shuō)是他們之間的協(xié)議。設(shè)計(jì)規(guī)則是指導(dǎo)版圖掩膜設(shè)計(jì)的對(duì)幾何尺寸的一組規(guī)定。它們包括圖形允許的最小寬度以及在同一層和不同層上圖形之間最小間距的限制與要求。

　　速度飽和效應(yīng)：對(duì)于長(zhǎng)溝MOS管，載流子滿足公式：υ = -μξ（x）。公式表明載流子的速度正比于電場(chǎng)，且這一關(guān)系與電場(chǎng)強(qiáng)度值的大小無(wú)關(guān)。換言之，載流子的遷移率是一個(gè)常數(shù)。然而在（水平方向）電場(chǎng)強(qiáng)度很高的情況下，載流子不再符合這一線性模型。當(dāng)沿溝道的電場(chǎng)達(dá)到某一臨界值ξc時(shí)，載流子的速度將由于散射效應(yīng)（即載流子間的碰撞）而趨于飽和。

　　時(shí)鐘抖動(dòng)：在芯片的某一個(gè)給定點(diǎn)上時(shí)鐘周期發(fā)生暫時(shí)的變化，即時(shí)鐘周期在每個(gè)不同的周期上可以縮短或加長(zhǎng)。

　　邏輯綜合：邏輯綜合的任務(wù)是產(chǎn)生一個(gè)邏輯級(jí)模型的結(jié)構(gòu)描述。這一模型可以用許多不同的方式來(lái)說(shuō)明，如狀態(tài)轉(zhuǎn)移圖、狀態(tài)圖、電路圖、布爾表達(dá)式、真值表或HDL描述。

　　噪聲容限：為了使一個(gè)門的穩(wěn)定性較好并且對(duì)噪聲干擾不敏感，應(yīng)當(dāng)使“0”和“1”的區(qū)間越大越好。一個(gè)門對(duì)噪聲的靈敏度是由低電平噪聲容限NML和高電平噪聲容限NMH來(lái)度量的，它們分別量化了合法的“0”和“1”的范圍，并確定了噪聲的最大固定閾值：

　　NML =VIL - VOL

　　NMH =VOH - VIH

　　溝道長(zhǎng)度調(diào)制：在理想情況下，處于飽和區(qū)的晶體管的漏端與源端的電流是恒定的，并且獨(dú)立于在這兩個(gè)端口上外加的電壓。但事實(shí)上導(dǎo)電溝道的有效長(zhǎng)度由所加的VDS調(diào)制：增加VDS將使漏結(jié)的耗盡區(qū)加大，從而縮短了有效溝道的長(zhǎng)度。

　　開(kāi)關(guān)閾值：電壓傳輸特性（VTC）曲線與直線Vout=Vin的交點(diǎn)。

　　有比邏輯：有比邏輯試圖減少實(shí)現(xiàn)一個(gè)給定邏輯功能所需要的晶體管數(shù)目，但它經(jīng)常以降低穩(wěn)定性和付出額外功耗為代價(jià)。在互補(bǔ)CMOS中，PUN的目的是當(dāng)PDN關(guān)斷在VDD和輸出之間提供一條有條件的通路。在有比邏輯中，整個(gè)PUN被一個(gè)無(wú)條件的負(fù)載器件所替代，它上拉輸出以得到一個(gè)高電平輸出。這樣的門不是采用有源的下拉和上拉網(wǎng)絡(luò)的組合，而是由一個(gè)實(shí)現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡(luò)和一個(gè)簡(jiǎn)單的負(fù)責(zé)器件組成。

　　時(shí)鐘偏差：我們一直假設(shè)兩相時(shí)鐘CLK（_________）和CLK完全相反，或產(chǎn)生反相時(shí)鐘信號(hào)的反相器的延時(shí)為0。但事實(shí)上，由于布置兩個(gè)時(shí)鐘信號(hào)的導(dǎo)線會(huì)有差別，或者負(fù)載電容可以因存儲(chǔ)在所連接的鎖存器中的數(shù)據(jù)不同而變化。這一影響稱為時(shí)鐘偏差。

　　流水線：流水線是一項(xiàng)提高資源利用率的技術(shù)，它增加了電路的數(shù)據(jù)處理量。我

　　們?cè)谶壿媺K之間插入寄存器，這使得一組輸入數(shù)據(jù)的計(jì)算分布在幾個(gè)時(shí)鐘周期中。這一計(jì)算過(guò)程以一種裝配線的形式進(jìn)行，因此得名流水線。

　　電壓傳輸特性（VTC）：一個(gè)邏輯門輸出電壓和輸入電壓之間的關(guān)系。

　　信號(hào)擺幅（Vsw）：最高輸出電平VOH與最低輸出電平VOL之差。

　　扇出：連接到驅(qū)動(dòng)門輸出端的負(fù)載門的數(shù)目。

　　扇入：一個(gè)門輸入的數(shù)目。

　　MOS晶體管的閾值電壓：MOS晶體管發(fā)生強(qiáng)反型時(shí)VGS的值。

　　體效應(yīng)：MOS晶體管的源極和襯底的電壓不相等。

　　亞閾值：對(duì)于NMOS晶體管，當(dāng)VGS低于閾值電壓時(shí)，MOS晶體管已部分導(dǎo)通，

　　這一現(xiàn)象稱為亞閾值。

　　閂鎖效應(yīng)：在MOS工藝內(nèi)，同時(shí)存在的阱和襯底會(huì)形成寄生的n-p-n-p結(jié)構(gòu)，這些類似閘流管的器件一旦激發(fā)即會(huì)導(dǎo)致VDD和VSS線短路，這通常會(huì)破壞芯片。

　　組合邏輯電路：在任何時(shí)刻電路輸出與其當(dāng)前輸入信號(hào)間的關(guān)系服從某個(gè)布爾表達(dá)式，而不存在任何從輸出返回到輸入的連接。

　　時(shí)序邏輯電路：電路的輸出不僅與當(dāng)前的輸入數(shù)據(jù)有關(guān)，而且也與輸入信號(hào)以前的值有關(guān)。

　　電氣努力：一個(gè)門的外部負(fù)載與輸入電容之間的比。

　　邏輯努力：一個(gè)邏輯門的邏輯努力告訴我們，當(dāng)假定這個(gè)邏輯門的每一個(gè)輸入只代表與一個(gè)反相器相同的輸入電容時(shí)，在產(chǎn)生輸出電流方面它比這個(gè)反相器差多少?；蛳喈?dāng)于說(shuō)，邏輯努力表示一個(gè)門與一個(gè)反相器提供相同的輸出電流時(shí)它所表現(xiàn)出的輸入電容比反相器大多少。

　　建立時(shí)間：在時(shí)鐘翻轉(zhuǎn)之前數(shù)據(jù)輸入必須有效的時(shí)間。

　　保持時(shí)間：在時(shí)鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的時(shí)間。

　　寄存器：邊沿觸發(fā)的存儲(chǔ)元件。

　　鎖存器：電平敏感的器件。

　　觸發(fā)器：由交叉耦合的門構(gòu)成的任何雙穩(wěn)態(tài)元件。