[學(xué)習(xí)要求]可利用簡(jiǎn)單的VHDL語法進(jìn)行簡(jiǎn)單組合邏輯電路和時(shí)序邏輯電路的設(shè)計(jì)。
[重點(diǎn)與難點(diǎn)]
重點(diǎn)：基于真值表的組合邏輯電路的設(shè)計(jì)； 基于狀態(tài)機(jī)的時(shí)序電路的設(shè)計(jì)。
難點(diǎn)：基于狀態(tài)機(jī)的時(shí)序電路的設(shè)計(jì)。
[理論內(nèi)容]
一、組合邏輯電路的設(shè)計(jì)
對(duì)于很多的組合邏輯電路都可以利用卡諾圖化簡(jiǎn)更簡(jiǎn)的邏輯電路，但在VHDL語言中我們沒有必要化簡(jiǎn)，可以直接利用真值表對(duì)電路進(jìn)行描述，化簡(jiǎn)的過程可由VHDL軟件系統(tǒng)自動(dòng)完成。
下面我們以多路選擇器為例，設(shè)計(jì)如圖1所示的多路選擇器。假定A、B、C、D和

以下是用不同語法實(shí)現(xiàn)的程序片段：
--***************庫定義部分************
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_arith.all;
Use ieee.std_logic_unsigned.all;
--*************實(shí)體部分****************
Entity MUX is
Port(
A,B，C，D : in std_logic_vector(3 downto 0);
S: in std_logic_vector(1 downto 0);
Z : out std_logic_vector(3 downto 0)
);
end MUX;
--*************以下采用并發(fā)語句實(shí)現(xiàn)*****************
--************用When-else語句實(shí)現(xiàn)的結(jié)構(gòu)體****************