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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>H.264中自適應二進制算術編碼的IP核設計及其FPGA驗證

      H.264中自適應二進制算術編碼的IP核設計及其FPGA驗證

      2009-09-03 | rar | 601 | 次下載 | 5積分

      資料介紹

      闡述H.264/AVC 二進制算術編碼的原理，論述此編碼的IP 核設計方案及其FPGA 驗證。整個設計使用VerilogHDL 語言描述，在 ALDEC 的Active_HDL6.2 平臺上進行時序仿真，在 Synplicity 的Synplify7.0平臺上進行綜合。設計充分利用了硬件并行性，并進行關鍵路徑優化和復用器重構算法優化，通過實際驗證證明了設計的高效性和可行性
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