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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>用SignalTap嵌入邏輯分析儀驗證PLD設計

      用SignalTap嵌入邏輯分析儀驗證PLD設計

      2010-07-17 | rar | 58 | 次下載 | 5積分

      資料介紹

      要說ASIC設計者的經驗有所提示的話，那么將來的百萬門級可編程邏輯設計中驗證會耗費大半的設計周期。隨著設計復雜度的增加，傳統的設計驗證方法如仿真需要其它技術和工具的補充，因為這些可編程芯片系統（SOPC）進行完全的真實模擬是不可在適當的時間內完成。而且，設計規模的陡增必然需要新的工具來觀察已編程期間的內部操作。尤其是隨著第三方IP使用的增加，它們需要獲取內部探測來驗證操作，使其和設計的其它部分相分離。最后，由于封裝技術的提高，必須開發新的方法以使于對象BGA之類日趨小型化和大規模封裝的硬件進行驗證。

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