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一、基本時(shí)序路徑
1.FPGA內(nèi)部來說，常見的基本時(shí)序路徑（即靜態(tài)時(shí)序分析對象）有以下四類：
（1）內(nèi)部寄存器之間的時(shí)序路徑，即reg2reg
?。?）輸入引腳到內(nèi)部寄存器的時(shí)序路徑，即pin2reg
?。?）內(nèi)部寄存器到到輸引腳的時(shí)序路徑，即reg2pin
?。?）輸入引腳到輸出引腳的時(shí)序路徑，即pin2pin
其中前三類路徑是和內(nèi)部寄存器reg和時(shí)鐘CLK有關(guān)的，因此還需關(guān)注內(nèi)部數(shù)據(jù)信號(hào)與時(shí)鐘鎖存沿的建立時(shí)間和保存時(shí)間（具體見時(shí)序分析一），而最后一類信號(hào)的傳輸通常不經(jīng)過時(shí)鐘，因此它的約束也相對簡單一些，一般直接約束pin2pin的延時(shí)值得范圍即可。（另有一種說法是以上的時(shí)序分析都是針對時(shí)鐘驅(qū)動(dòng)的電路進(jìn)行的，并且分析對象均為‘寄存器-寄存器對’，把引腳pin看作是在引腳外部虛擬一個(gè)寄存器做為分析對象，其實(shí)怎么看都行）
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