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約束流程
說到FPGA時序約束的流程，不同的公司可能有些不一樣。反正條條大路通羅馬，找到一種適合自己的就行了。從系統上來看，同步時序約束可以分為系統同步與源同步兩大類。簡單點來說，系統同步是指FPGA與外部器件共用外部時鐘；源同步（SDR，DDR）即時鐘與數據一起從上游器件發送過來的情況。在設計當中，我們遇到的絕大部分都是針對源同步的時序約束問題。所以下文講述的主要是針對源同步的時序約束。
根據網絡上收集的資料以及結合自己的使用習慣，我比較趨向于下面的約束流程方式：時序約束一共包含以下幾個步驟：時鐘約束、IO約束以及時序例外。這幾個步驟應該可以解決我們設計當中絕大多數情況下的時序約束問題。
1.首先約束時鐘。輸入時鐘，輸出時鐘。從種類 來看不外乎以下幾種：單端輸入時鐘、差分輸入時鐘、GT或恢復時鐘（例如LVDS信號恢復出來的時鐘）、PLL產生的時鐘以及自己產生的門控時鐘。
2.IO約束。只有等待內部時鐘完全通過后，再配置input delay和output delays，告知FPGA外部端口的數據時序關系。
3.時序例外。在約束完時鐘以及IO后，還是有時序違例的時候，注意檢查一下是否有時序例外的情況，例如多周期時鐘路徑、異步時鐘、常量、以及互斥時鐘路徑等等。
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