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本課題的設(shè)計(jì)目標(biāo)是在H.264原型的基礎(chǔ)七構(gòu)造一個(gè)低成本、高性能的H.264譯碼器，該H.264以型是使用若干個(gè)小FPGA芯片構(gòu)成的。H.264是具有計(jì)算能力、復(fù)雜的且先進(jìn)的視頻標(biāo)準(zhǔn)，用于實(shí)現(xiàn)較高的壓縮比。
我們實(shí)現(xiàn)了一個(gè)宏塊級(jí)流水線以達(dá)到高的吞時(shí)量。編碼后的比特流包括每個(gè)宏模塊數(shù)據(jù)。而且，宏模塊級(jí)流水線在解析器與譯碼器的其余部分之間提供一個(gè)非常友好的界面。解析器的高級(jí)方塊設(shè)計(jì)圖如圖所示。
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