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簡(jiǎn)介：設(shè)計(jì)了一種改進(jìn)型開(kāi)環(huán)結(jié)構(gòu)采樣保持電路。與傳統(tǒng)M川er電容開(kāi)環(huán)結(jié)構(gòu)相比，本設(shè)計(jì)采用了新型Bootsrapped開(kāi)關(guān)，不但實(shí)現(xiàn)了溝道導(dǎo)通電阻線性化，而且消除了與輸入信號(hào)相關(guān)的時(shí)鐘饋通；采用全差分結(jié)構(gòu)消除了共模信號(hào)引入的誤差以及偶階諧波，提高了電路的信噪比；采用高速高精度緩沖器增大電路的驅(qū)動(dòng)能力，實(shí)現(xiàn)了高速高精度采樣。設(shè)計(jì)采用O．35 m n—welI cMOS工藝，經(jīng)仿真驗(yàn)證，在驅(qū)動(dòng)2．5pF負(fù)載電容下采樣率達(dá)到10OMsPS，電路有效位數(shù)l2bits，功耗為21．5mW 。
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