74HC193;74HCT193 是一個(gè) 4 位同步二進(jìn)制上/下計(jì)數(shù)器。上/下分離 時(shí)鐘、CPU 和 CPD 分別簡(jiǎn)化了操作。輸出同步更改狀態(tài) 具有任一時(shí)鐘輸入的低電平到高電平轉(zhuǎn)換。如果 CPU 時(shí)鐘在保持 CPD 時(shí)發(fā)出脈沖 HIGH，設(shè)備將計(jì)數(shù)。如果 CPD 時(shí)鐘在 CPU 保持高電平時(shí)發(fā)出脈沖，則設(shè)備將 倒數(shù)。任何時(shí)候只能將一個(gè)時(shí)鐘輸入保持為高電平，以保證可預(yù)測(cè)的行為。 設(shè)備可隨時(shí)通過(guò)異步主復(fù)位輸入（MR）清除;它也可能 通過(guò)激活異步并行負(fù)載輸入 （PL） 并行加載。終端計(jì)數(shù) （TCU） 和終端倒計(jì)時(shí) （TCD） 輸出通常為高電平。當(dāng)電路達(dá)到時(shí) 最大計(jì)數(shù)狀態(tài)為 15，CPU 的下一次 HIGH-to-LOW 轉(zhuǎn)換將導(dǎo)致 TCU 去 低。TCU 將保持低電平，直到 CPU 再次變?yōu)楦唠娖剑瑥亩鴱?fù)制計(jì)數(shù)時(shí)鐘。同樣 當(dāng)電路處于零狀態(tài)且 CPD 變?yōu)榈碗娖綍r(shí)，TCD 輸出將變?yōu)榈碗娖健＿@ 端數(shù)輸出可用作下一個(gè)高階電路的時(shí)鐘輸入信號(hào) 多級(jí)計(jì)數(shù)器，因?yàn)樗鼈儚?fù)制時(shí)鐘波形。多級(jí)計(jì)數(shù)器將不會(huì) 完全同步，因?yàn)槊總€(gè)添加的階段都會(huì)添加輕微的延遲時(shí)間差。 計(jì)數(shù)器可以通過(guò)電路的異步并聯(lián)負(fù)載能力進(jìn)行預(yù)設(shè)。信息 存在于并行數(shù)據(jù)輸入（D0 至 D3）上的數(shù)據(jù)被加載到計(jì)數(shù)器中并出現(xiàn)在輸出端 （Q0 至 Q3）與并聯(lián)負(fù)載 （PL） 輸入為低電平時(shí)的時(shí)鐘輸入條件無(wú)關(guān)。 主復(fù)位 （MR） 輸入上的 HIGH 電平將禁用并行負(fù)載門，同時(shí)覆蓋兩者 時(shí)鐘輸入并將所有輸出（Q0 至 Q3）設(shè)置為低電平。如果其中一個(gè)時(shí)鐘輸入在期間和之后為低電平 復(fù)位或加載操作時(shí)，該時(shí)鐘的下一個(gè)低電平到高電平的轉(zhuǎn)換將被解釋為 合法信號(hào)，將被計(jì)算在內(nèi)。輸入包括箝位二極管。這樣就可以使用電流 將用于連接輸入的電阻限制為超過(guò)VCC的電壓。