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比較了幾種16x16 位乘加器的實現方法，給出了一種嵌入于微處理器的基于流水線
重構技術的16x16 位乘加器的設計方案，該設計可完成16bit 整數或序數的乘法或乘加運算,并提高了運算的速度，減少了面積。利用Cadence EDA 工具對電路進行了仿真，仿真結果驗證了設計的準確性。
關鍵詞：乘加器; 乘法器; 流水線
Abstract: This paper compares some methods of 16x16 multiplier accumulator design,
and describes a pipelined and reconstructed technology to achieve 16x16-bit
multiplier accumulator embedded in an MCU(Micro-Control Unit). which supports both
signed and unsigned integer multiplication and multiplication-accumulation, at the
same time ,this method improves operation speed and reduces the area. successfully
simulated in Cadence EDA tools.
Key words: Multiplier accumulator circuit; Multiplier; Pipeline
重構技術的16x16 位乘加器的設計方案，該設計可完成16bit 整數或序數的乘法或乘加運算,并提高了運算的速度，減少了面積。利用Cadence EDA 工具對電路進行了仿真，仿真結果驗證了設計的準確性。
關鍵詞：乘加器; 乘法器; 流水線
Abstract: This paper compares some methods of 16x16 multiplier accumulator design,
and describes a pipelined and reconstructed technology to achieve 16x16-bit
multiplier accumulator embedded in an MCU(Micro-Control Unit). which supports both
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