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標(biāo)簽 > 仿真
仿真(Simulation),即使用項(xiàng)目模型將特定于某一具體層次的不確定性轉(zhuǎn)化為它們對目標(biāo)的影響,該影響是在項(xiàng)目仿真項(xiàng)目整體的層次上表示的。項(xiàng)目仿真利用計(jì)算機(jī)模型和某一具體層次的風(fēng)險(xiǎn)估計(jì),一般采用蒙特卡洛法進(jìn)行仿真。
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如何用Python實(shí)現(xiàn)Vivado和ModelSim仿真自動化?
我們在Windows系統(tǒng)下使用Vivado的默認(rèn)設(shè)置調(diào)用第三方仿真器比如ModelSim進(jìn)行仿真時(shí),一開始仿真軟件都會默認(rèn)在波形界面中加載testben...
高速數(shù)字電路電源完整性精確測量一直是個(gè)難題,以前大部分研發(fā)單位和公司并不進(jìn)行這些電源完整性參數(shù)的測量。但是,隨著數(shù)字信號速率的不斷提升,特別是提升到 1...
手機(jī)射頻單元承擔(dān)的是手機(jī)射頻信號的收發(fā)功能(見圖1),它主要包括:收發(fā)信單元、功率放大單元、開關(guān)單元和天線單元。射頻接收電路負(fù)責(zé)接收信號的濾波、放大、調(diào)...
做MMIC/或者基板設(shè)計(jì)經(jīng)常大量的用電磁場仿真,多端口的,端口幾十個(gè),經(jīng)常遇到瞎調(diào)試半天結(jié)果端口接錯(cuò)了的情況或者做了參數(shù)掃描,產(chǎn)生非常多的SNP文件,每...
在Cadence IC中使用ADE GXL優(yōu)化電路設(shè)計(jì)
本篇文章將講述如何在Cadence IC中使用ADE GXL對電路進(jìn)行優(yōu)化設(shè)計(jì)。
2023-09-11 標(biāo)簽:IC電路設(shè)計(jì)Cadence 6989 0
參數(shù)掃描工具在電路的設(shè)計(jì)和驗(yàn)證階段非常有用,通過掃描某個(gè)變量的一組值可以輕松找到此參數(shù)的最佳值,減少手動優(yōu)化的次數(shù)。以下將介紹在Cadence IC中兩...
如何利用ADE Assembler檢查電路中的floating gate
如果你還在用“笨方法”一個(gè)節(jié)點(diǎn)一個(gè)節(jié)點(diǎn)地檢查電路中是否有floating的gate,那么你真的該仔細(xì)閱讀一下這次的內(nèi)容,并嘗試在項(xiàng)目中使用文中介紹的方法...
假如我們不明確這一點(diǎn),當(dāng)改好代碼,增加完的新的feature,跑 testbench 發(fā)現(xiàn)仿真失敗了,我們沒法知道是原來就有的bug還是新加入的代碼導(dǎo)致...
VHDL與Verilog硬件描述語言TestBench的編寫
VHDL與Verilog硬件描述語言在數(shù)字電路的設(shè)計(jì)中使用的非常普遍,無論是哪種語言,仿真都是必不可少的。而且隨著設(shè)計(jì)復(fù)雜度的提高,仿真工具的重要性就越...
XILINX FPGA IP之FIFO Generator例化仿真
上文XILINX FPGA IP之FIFO對XILINX FIFO Generator IP的特性和內(nèi)部處理流程進(jìn)行了簡要的說明,本文通過實(shí)際例子對該I...
XILINX FPGA IP之DDS Compiler_ip例化仿真
之前的文章對dds ip 的結(jié)構(gòu)、精度、參數(shù)、接口進(jìn)行了詳細(xì)的說明,本文通過例化仿真對該IP的實(shí)際使用進(jìn)行演示。本文例化固定模式和可配置模式兩種模式分別...
為了滿足應(yīng)用的散熱要求,設(shè)計(jì)人員需要比較不同半導(dǎo)體封裝類型的熱特性。在本博客中, Nexperia(安世半導(dǎo)體)討論了其焊線封裝和夾片粘合封裝的散熱通道...
最近定位了一個(gè)bug,代碼是以前的同事留下的,沒有經(jīng)過太多充分的測試,且沒有仿真平臺,定位的過程是相當(dāng)?shù)耐纯?,前后花了差不多一個(gè)星期。但是解決這個(gè)bug...
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