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標(biāo)簽 > ip核
IP就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思,在EDA技術(shù)開發(fā)中具有十分重要的地位。美國著名的Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為“用于ASIC或FPGA中的預(yù)先設(shè)計好的電路功能模塊”。
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基于可進(jìn)化硬件EHW實現(xiàn)IP核的改進(jìn)設(shè)計
提出一種可進(jìn)化IP核的設(shè)計和實現(xiàn)方法。這種IP核采用進(jìn)化硬件的設(shè)計思想,將遺傳算法運用于硬件電路的設(shè)計中,使電路能根據(jù)當(dāng)前的環(huán)境自動進(jìn)行內(nèi)部電路的時化,...
隨著網(wǎng)絡(luò)技術(shù)與通信技術(shù)的高速發(fā)展,測試儀器和測試技術(shù)發(fā)生了革命性變化,“網(wǎng)絡(luò)就是儀器”確切地概括了測試儀器間的網(wǎng)絡(luò)化發(fā)展趨勢。
流水線縮短了在一個時鐘周期內(nèi)給的那個信號必須通過的通路長度,增加了數(shù)據(jù)吞吐量,從而可以提高時鐘頻率,但也導(dǎo)致了數(shù)據(jù)的延時。
基于NiosII的智能多接口片上系統(tǒng)設(shè)計
摘 要: 設(shè)計了一種基于NiosII處理器的片上系統(tǒng)(SoC),集成了Nios II處理器IP、PCI接口IP、網(wǎng)絡(luò)接口IP以及基于Wishbone總線...
Xilinx 7系列FPGA PCIe Gen3的應(yīng)用接口及特性
Xilinx7系列FPGA集成了新一代PCI Express集成塊,支持8.0Gb/s數(shù)據(jù)速率的PCI Express 3.0。本文介紹了7系列FPGA...
簡介: 最近,研發(fā)人員致力于研究適用于多核設(shè)備的Linux用戶空間解決方案,該解決方案允許從用戶空間中直接訪問基礎(chǔ)硬件,從而可避免因?qū)inux內(nèi)核引入...
認(rèn)識zedboard板子也有半個多月了,期間有不少雜事,學(xué)的也不是很認(rèn)真,最近幾天在學(xué)習(xí)如何利用AXI總線進(jìn)行PS和PL部分的相互通信,利用自定義的IP...
USB通信邏輯上分成了3層:信號層、協(xié)議層和數(shù)據(jù)層。信號層用來實現(xiàn)在USB設(shè)備和主機(jī)的物理連接之間傳輸位信息流的信息。邏輯層用來實現(xiàn)在USB設(shè)備和USB...
在數(shù)字設(shè)計中,利用FIFO進(jìn)行數(shù)據(jù)處理是非常普遍的應(yīng)用,例如,實現(xiàn)時鐘域交叉、低延時存儲器緩存、總線位寬調(diào)整等。下圖給出了FIFO生成器支持的一種可能配置。
Distributed Memory Generator IP核簡介
Distributed Memory Generator IP 核采用 LUT RAM 資源創(chuàng)建各種不同的存儲器結(jié)構(gòu)。IP可用來創(chuàng)建只讀存儲器 (ROM...
Altera以太網(wǎng)路IP核心 降低FPGA設(shè)計難度
Altera推出40Gbit/s以太網(wǎng)路(40GbE)和100Gbit/s以太網(wǎng)路(100GbE)矽智財(IP)核心產(chǎn)品。這些核心能高效率的建構(gòu)需大傳輸...
基于FPGA技術(shù)實現(xiàn)圖像增強(qiáng)數(shù)據(jù)的仿真實驗分析
Xilinx的Vivado中集成的圖像增強(qiáng)(Image Enhancement)IP可以有效降低圖像噪聲并增強(qiáng)圖像邊緣。該IP使用了2D濾波方式,可以在...
FPGA之軟核演練篇:內(nèi)置IP核之Interval Timer的理論原理講解
軟核演練篇包含了哪些內(nèi)容:該篇以什么是軟核、什么是Qsys、如何構(gòu)建一個Qsys系統(tǒng)為切入點,在該基礎(chǔ)上進(jìn)一步介紹了Nios II處理器的體系結(jié)構(gòu)、Qs...
TFT液晶顯示器(LCD)具有功耗低、體積小、工作電壓低、使用壽命長、可以顯示復(fù)雜的文字及彩色圖像等優(yōu)點,在嵌入式設(shè)備中得到了廣泛的應(yīng)用,成為人機(jī)交互的...
CorePWM的原理及采用FPGA技術(shù)實現(xiàn)PWM IP核的設(shè)計
脈沖寬度調(diào)制(PWM) 是英文“Pluse Width Modulation”的縮寫,簡稱脈寬調(diào)制。它是利用微處理器的數(shù)字輸出來對模擬電路進(jìn)行控制的一種...
賽靈思--縮短開發(fā)時間,支持高速模數(shù)/數(shù)模串行接口
賽靈思公司無線通信副總裁Sunil Kar指出:“我們很高興我們的產(chǎn)品能成為NEC iPASOLINK毫米波通信系統(tǒng)的一部分,并助力構(gòu)建出高可靠性網(wǎng)絡(luò)系統(tǒng)。
2019-07-24 標(biāo)簽:數(shù)據(jù)傳輸IP核移動無線網(wǎng)絡(luò) 2492 0
基于FPGA的8段數(shù)碼管動態(tài)顯示IP核設(shè)計
基于FPGA的8段數(shù)碼管動態(tài)顯示IP核設(shè)計 引言 數(shù)碼管可顯示簡單的字符和數(shù)字,由于其價格低廉、性能穩(wěn)定、顯示清晰、亮度高、使用電
數(shù)字芯片設(shè)計驗證經(jīng)驗分享(第三部分):將ASIC IP核移植到FPGA上——如何確保性能與時序以完成充滿挑戰(zhàn)的
本篇文章是SmartDV數(shù)字芯片設(shè)計經(jīng)驗分享系列文章的第三篇,將繼續(xù)分享第五、第六主題,包括確保在FPGA上實現(xiàn)所需的性能和時鐘兩個方面的考量因素。
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