完善資料讓更多小伙伴認(rèn)識(shí)你，還能領(lǐng)取20積分哦，立即完善>
標(biāo)簽 > rtl
RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫(xiě)，也叫暫存器轉(zhuǎn)移層次。
文章：352個(gè) 瀏覽：60806次 帖子：96個(gè)
clock gating和power gating是降低芯片功耗的常用手段，相比power gating設(shè)計(jì)，clock gating的設(shè)計(jì)和實(shí)現(xiàn)更為簡(jiǎn)...
有沒(méi)有辦法像debug RTL代碼一樣將UVM中變量拉到波形上看呢？
我們常用的debug UVM的方法是通過(guò)打印log實(shí)現(xiàn)。有沒(méi)有辦法像 debug RTL代碼一樣將 UVM 中變量拉到波形上看呢？答案是有的，下面讓我們...
STA是由SDC驅(qū)動(dòng)的，所以SDC的完整性、正確性和一致性直接決定著綜合、布局布線以及STA的有效性。
Clock Domain Crossing跨時(shí)鐘域檢查
如今典型的SOC 芯片都功能復(fù)雜、接口豐富，在眾多復(fù)雜功能中不可能所有功能都同時(shí)工作，為了能耗，大多數(shù)SOC 芯片都會(huì)切分成多個(gè)電壓域
時(shí)鐘是整個(gè)FPGA設(shè)計(jì)里面無(wú)法回避的事物，不能認(rèn)識(shí)時(shí)鐘也就沒(méi)法做FPGA設(shè)計(jì)。
2023-06-28 標(biāo)簽：FPGA設(shè)計(jì)計(jì)數(shù)器RTL 537 0
綜合就是將HDL語(yǔ)言轉(zhuǎn)化成與，非，或門(mén)等等基本邏輯單元組成的門(mén)級(jí)連接。因此，可綜合語(yǔ)句就是能夠通過(guò)EDA工具自動(dòng)轉(zhuǎn)化成硬件邏輯的語(yǔ)句。
低功耗設(shè)計(jì)基礎(chǔ)：Clock Gating
大多數(shù)低功耗設(shè)計(jì)手法在嚴(yán)格意義上說(shuō)并不是由后端控制的，Clock Gating也不例外。
在RTL編碼書(shū)寫(xiě)中如何考慮時(shí)延與布線的問(wèn)題呢？
分if-else,case 的各種情況分開(kāi)討論,主要目的是將分支支路中 晚到的信號(hào)放到離輸出最近的一級(jí)中
2023-06-27 標(biāo)簽：FPGA設(shè)計(jì)比較器RTL 1232 0
Xilinx高質(zhì)量時(shí)鐘輸出ODDR原語(yǔ)的概述及使用方法
在SDR接口中，ODDR轉(zhuǎn)發(fā)時(shí)鐘（仍在時(shí)鐘樹(shù)內(nèi)），輸出端要直連到輸出port，不可加邏輯
為valid有效信號(hào)，檢測(cè)到時(shí)輸出高，否則為低，考慮序列疊加情況，比如“1101101”，則有兩個(gè)“1101”，
2023-06-26 標(biāo)簽：RTL狀態(tài)機(jī)fsm 2678 0
以門(mén)級(jí)網(wǎng)表（Netlist）生成為分界線，之前稱(chēng)為前端，之后稱(chēng)為后端。
2023-06-25 標(biāo)簽：IC設(shè)計(jì)RTLDFT 2472 0
芯片外部引腳很多都使用inout類(lèi)型的，為的是節(jié)省管腿。一般信號(hào)線用做總線等雙向數(shù)據(jù)傳輸?shù)臅r(shí)候就要用到INOUT類(lèi)型了。就是一個(gè)端口同時(shí)做輸入和輸出。
2023-06-25 標(biāo)簽：VHDL語(yǔ)言RTLMODELSIM仿真 7433 0
構(gòu)建FPGA的第一階段稱(chēng)為綜合。此過(guò)程將功能性RTL設(shè)計(jì)轉(zhuǎn)換為門(mén)級(jí)宏的陣列。這具有創(chuàng)建實(shí)現(xiàn)RTL設(shè)計(jì)的平面分層電路圖的效果。
Xilinx的高質(zhì)量時(shí)鐘輸出ODDR原語(yǔ)
在SDR接口中，ODDR轉(zhuǎn)發(fā)時(shí)鐘（仍在時(shí)鐘樹(shù)內(nèi)），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時(shí)鐘連接ODDR的C引腳，D1固定值1&apos...
2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)SDRRTL 2702 0
芯片設(shè)計(jì)進(jìn)階之路—SpyGlass CDC流程深入理解
隨著技術(shù)的發(fā)展，數(shù)字電路的集成度越來(lái)越高，設(shè)計(jì)也越來(lái)越復(fù)雜。很少有系統(tǒng)會(huì)只工作在同一個(gè)時(shí)鐘頻率。一個(gè)系統(tǒng)中往往會(huì)存在多個(gè)時(shí)鐘，這些時(shí)鐘之間有可能是同步的...
FPGA的數(shù)字信號(hào)處理：重寫(xiě)FIR邏輯以滿(mǎn)足時(shí)序要求
當(dāng)在目標(biāo) FPGA 芯片中布局和布線時(shí)，首先在 Vivado 中確定時(shí)序要求.
Formal學(xué)習(xí)筆記之算法基礎(chǔ)學(xué)習(xí)
通常，我們會(huì)將spec和設(shè)計(jì)實(shí)現(xiàn)進(jìn)行比較。Spec相對(duì)來(lái)說(shuō)比較抽象些，可以是些SVA的assertion，RTL model或者一些HVL，比如syst...
在驗(yàn)證過(guò)程中讓DUT進(jìn)入特定場(chǎng)景只是驗(yàn)證的重要部分之一，驗(yàn)證環(huán)境還應(yīng)該檢查來(lái)自DUT的輸出響應(yīng)。
Resource:兩片F(xiàn)PGA通過(guò)X12 gth互聯(lián)；每片F(xiàn)PGA使用48路serdes走光口與板外連接；
FPGA在線調(diào)試的方法簡(jiǎn)單總結(jié)
Xilinx被AMD收購(gòu)的事情把我震出來(lái)了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠(yuǎn)，不知道該從何講起，就說(shuō)說(shuō)FPGA的在線調(diào)試的一些簡(jiǎn)單...
2023-06-19 標(biāo)簽：FPGA設(shè)計(jì)RTLAXI總線 2363 0
換一批
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語(yǔ)言教程專(zhuān)題
| 電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動(dòng)駕駛 | TI | 瑞薩電子 |
| BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
| 無(wú)刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
| 直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
| 步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺(jué) | 無(wú)人機(jī) | 三菱電機(jī) | ST |
| 伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國(guó)民技術(shù) | Microchip |
| Arduino | BeagleBone | 樹(shù)莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
| 示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
| OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
| C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
| Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
| DuerOS | Brillo | Windows11 | HarmonyOS |
關(guān)注我們的微信
下載發(fā)燒友APP
電子發(fā)燒友觀察
版權(quán)所有 ? 湖南華秋數(shù)字科技有限公司
長(zhǎng)沙市望城經(jīng)濟(jì)技術(shù)開(kāi)發(fā)區(qū)航空路6號(hào)手機(jī)智能終端產(chǎn)業(yè)園2號(hào)廠房3層（0731-88081133）
電子發(fā)燒友 （電路圖） 湘公網(wǎng)安備43011202000918
工商網(wǎng)監(jiān)
湘ICP備2023018690號(hào)-1
