意法半導體（ST）、Soitec與CMP（Circuits Multi Projets）攜手宣佈，大專院校、研究實驗室和設計公司將可透過CMP的硅中介服務採用意法半導體的CMOS 28奈米FD-SOI （Fully Depleted Silicon-on-Insulator，完全空乏型硅絕緣層金氧半電晶體元件）製程設計晶片塬型，這個製程採用Soitec開發(fā)的創(chuàng)新型硅基板。隨著首批商用晶圓完成，意法半導體近期將會把這個製程發(fā)包給第叁方晶片製造商。

　　CMP的產(chǎn)品目錄中列有意法半導體28奈米FD-SOI CMOS製程代表著雙方在此前的合作相當成功，意法半導體與CMP的合作讓大專院校和設計公司能夠採用意法半導體上一代CMOS製程設計晶片，包括45奈米（2008年發(fā)佈）、65奈米（2006年發(fā)佈）、90奈米（2004年發(fā)佈）和130奈米（2003年發(fā)佈）。CMP的客戶還可選用意法半導體的65 奈米和130奈米絕緣層硅晶圓（Silicon-On-Insulator，SOI）以及130奈米SiGe製程。170家大專院校和設計公司已獲得意法半導體90奈米CMOS製程設計規(guī)則和工具，200余家大專院校和設計公司已獲得意法半導體65奈米Bulk和SOI CMOS製程設計規(guī)則和工具。

　　CMP自2011年起開始提供意法半導體28奈米CMOS Bulk 技術，約60所大專院校和微電子企業(yè)已獲得設計規(guī)則和工具，并已成功製造出16款整合電路（IC）。

　　CMP總監(jiān)Bernard Courtois表示：「人們對採用這些製程設計IC具有濃厚興趣，約300個專案設計已採用90奈米製程（2009年下市），300余個專案設計已採用 65奈米Bulk製程。此外，採用65奈米SOI的設計專案已超過60個，更值得一提地是，在歐洲、美國、加拿大和亞洲，許多知名大專院校皆已從與意法半導體和CMP的合作中受益。」

　　透過CMP多專案晶圓服務，學術組織和設計公司可獲得少量（從數(shù)十片到數(shù)千片）的先進IC。 28奈米FD-SOI CMOS製程成本固定在18，000 €/mm2，最低訂購量為1mm2。

　　意法半導體負責設計實現(xiàn)和服務的企業(yè)執(zhí)行副總裁Philippe Magarshack表示：「隨著首批採用FD-SOI製程的設計接近完成，目前正是向研究領域推出這項技術的最好時機。我們的FD-SOI製程可支援現(xiàn)有設計快速且輕鬆地移植到FD-SOI平臺，帶來低功耗和高性能雙重優(yōu)勢。此外，大專院校採用意法半導體的先進技術也將有助于吸引優(yōu)秀青年工程師，這是我們作為技術領導者的長期承諾之一。」

　　Soitec全球策略業(yè)務發(fā)展資深副總裁Steve Longoria表示：「我們與意法半導體和CMP的合作伙伴關係是Soitec擴大對FD-SOI生態(tài)系統(tǒng)和先進技術用戶的支援及向開放市場提供差異化材料解決方案的承諾的最佳範例。這個合作伙伴關係為大專院校和其它客戶提供可靠的下一代整合電路開發(fā)測試途徑，我們將會看到以Soitec的FD-SOI 材料為基礎的創(chuàng)新產(chǎn)品。」