在PCB設(shè)計(jì)中，您希望時(shí)鐘信號(hào)迅速到達(dá)其集成電路（IC）的目的地。但是，一種稱為時(shí)鐘偏斜的現(xiàn)象會(huì)導(dǎo)致時(shí)鐘信號(hào)早晚到達(dá)某些IC。當(dāng)然，這會(huì)導(dǎo)致各個(gè)IC的數(shù)據(jù)完整性不一致。

什么是時(shí)鐘偏斜

時(shí)鐘偏斜是一種現(xiàn)象，其中時(shí)鐘信號(hào)以不同的間隔到達(dá)不同的目的地。時(shí)鐘信號(hào)通常用于PCB設(shè)計(jì)中的同步通信。例如，串行外設(shè)接口（SPI）使用時(shí)鐘信號(hào)在設(shè)備之間發(fā)送和接收數(shù)據(jù)。

在理想的主機(jī)到多個(gè)從機(jī)組件的配置中，時(shí)鐘信號(hào)的傳播時(shí)間沒有延遲。時(shí)鐘總線上連接的所有組件均應(yīng)同時(shí)接收信號(hào)。

但是，在實(shí)際應(yīng)用中，會(huì)發(fā)生傳播延遲，并且時(shí)鐘脈沖可能以各種間隔到達(dá)目標(biāo)組件。時(shí)鐘偏斜的根源在于寄生電容和時(shí)鐘信號(hào)的不同走線長(zhǎng)度。

想象一下一個(gè)來(lái)自驅(qū)動(dòng)器的時(shí)鐘信號(hào)，它分成兩個(gè)不同的路徑。路徑A是路徑B長(zhǎng)度的一半，并且它們都連接到不同的接收器。很自然，路徑A上的時(shí)鐘信號(hào)比路徑B上的時(shí)鐘信號(hào)更早到達(dá)目的地。

在電子產(chǎn)品中，時(shí)鐘信號(hào)用作組件的時(shí)間參考，以將接收引腳上的數(shù)據(jù)位鎖存。一些協(xié)議在向上的時(shí)鐘脈沖上鎖存數(shù)據(jù)，而其他協(xié)議在向下的時(shí)鐘脈沖上鎖存數(shù)據(jù)。無(wú)論采用哪種鎖存機(jī)制，可靠的時(shí)鐘參考都是重要的。

如果出現(xiàn)時(shí)鐘偏斜，則時(shí)鐘信號(hào)可能比預(yù)期的早或晚匹配。當(dāng)時(shí)鐘在數(shù)據(jù)信號(hào)更新之前更改時(shí)，接收組件會(huì)將舊數(shù)據(jù)鎖存到其寄存器中。如果協(xié)議基于時(shí)鐘穩(wěn)態(tài)而不是跳變來(lái)鎖存數(shù)據(jù)，則時(shí)鐘偏斜可能會(huì)導(dǎo)致接收器用兩個(gè)后續(xù)數(shù)據(jù)覆蓋存儲(chǔ)器。

通常，時(shí)鐘偏斜對(duì)于低速設(shè)計(jì)不是問(wèn)題，因?yàn)榇嬖诖罅空`差。但是，如果您要在數(shù)百MHz的范圍內(nèi)設(shè)計(jì)高速應(yīng)用程序，則時(shí)鐘偏斜將成為真正的問(wèn)題。

閂鎖錯(cuò)誤可能會(huì)導(dǎo)致數(shù)據(jù)完整性嚴(yán)重受損，并且在實(shí)際應(yīng)用中可能造成災(zāi)難性的后果。對(duì)于時(shí)鐘偏斜引起的出牙問(wèn)題，預(yù)防總是比治療更好。

防止PCB設(shè)計(jì)出現(xiàn)時(shí)鐘偏移的技巧

當(dāng)您了解時(shí)鐘偏斜的原因時(shí)，防止這種現(xiàn)象就變得容易了。防止時(shí)鐘偏斜的關(guān)鍵在于確保時(shí)鐘信號(hào)同時(shí)到達(dá)不同的接收器。

為此，您需要確保源組件和目標(biāo)組件之間的走線長(zhǎng)度應(yīng)相等（長(zhǎng)度匹配）。這意味著最短的走線長(zhǎng)度可能不再是最佳路徑。

在典型的同步設(shè)計(jì)中，您需要將一個(gè)驅(qū)動(dòng)程序連接到多個(gè)接收器。可能是，某些接收器將更靠近驅(qū)動(dòng)器，而另一些接收器將更靠近PCB。您需要先將時(shí)鐘信號(hào)路由到最遠(yuǎn)的引腳，并確保其他時(shí)鐘信號(hào)走線以相同的長(zhǎng)度路由。

避免時(shí)鐘信號(hào)分支以防止反射也很重要。這可以通過(guò)使用時(shí)鐘驅(qū)動(dòng)器來(lái)完成，而不是直接從源組件路由到接收器。此外，在時(shí)鐘信號(hào)上使用阻抗匹配電阻也有助于確保時(shí)鐘信號(hào)的完整性。