對(duì)新設(shè)計(jì)方法的需求

當(dāng)今日益復(fù)雜的電子產(chǎn)品中所使用的先進(jìn)設(shè)計(jì)正在不斷對(duì)器件密度、性能和功耗的極限發(fā)起挑戰(zhàn)，同時(shí)也對(duì)設(shè)計(jì)團(tuán)隊(duì)提出了挑戰(zhàn)，要求他們?cè)谙薅ǖ念A(yù)算內(nèi)按時(shí)完成設(shè)計(jì)目標(biāo)。

應(yīng)對(duì)這些設(shè)計(jì)挑戰(zhàn)的高效方法之一是將更多時(shí)間投入到更高的抽象層，這樣即可最大程度縮短驗(yàn)證時(shí)間和提升工作效率。對(duì)新設(shè)計(jì)方法的需求在下圖中得到了充分體現(xiàn)，其中每個(gè)區(qū)域的面積分別代表設(shè)計(jì)流程中每個(gè)階段的開發(fā)工作量的比例。

? 對(duì)傳統(tǒng) RTL 方法而言，大部分工作主要耗費(fèi)在實(shí)現(xiàn)的細(xì)節(jié)工作上。

? 在高效設(shè)計(jì)方法中，大部分工作主要集中于設(shè)計(jì)系統(tǒng)和驗(yàn)證構(gòu)建的系統(tǒng)是否正確。

關(guān)于本指南

賽靈思可編程器件含有數(shù)百萬(wàn)個(gè)邏輯單元 (LC)，并且集成的現(xiàn)代復(fù)雜電子系統(tǒng)也與日俱增。本高效設(shè)計(jì)方法指南提供了一整套最佳做法，旨在于較短的設(shè)計(jì)周期內(nèi)完成此類復(fù)雜系統(tǒng)的創(chuàng)建。

本方法指南主要圍繞下列概念展開：

使用并行開發(fā)流程來(lái)提供有價(jià)值的差分邏輯，使您的產(chǎn)品在市場(chǎng)中脫穎而出，并提供 shell 用于將此類差分邏輯與生態(tài)系統(tǒng)其余部分有機(jī)整合。

廣泛使用基于 C 語(yǔ)言的 IP 開發(fā)流程實(shí)現(xiàn)差分邏輯，使仿真速度較 RTL 仿真成倍增長(zhǎng)，并提供時(shí)序精確且經(jīng)過(guò)最優(yōu)化的 RTL。

使用現(xiàn)有預(yù)驗(yàn)證的塊級(jí)和組件級(jí) IP 來(lái)快速構(gòu)建 shell，將差分邏輯封裝到系統(tǒng)中。

使用腳本來(lái)實(shí)現(xiàn)從設(shè)計(jì)精確性驗(yàn)證到 FPGA 編程在內(nèi)整個(gè)流程的高度自動(dòng)化。

本指南中的建議是根據(jù)多年來(lái)廣泛收集的專家級(jí)用戶經(jīng)驗(yàn)總結(jié)而成的。與傳統(tǒng) RTL 設(shè)計(jì)方法相比，這些建議持續(xù)不斷實(shí)現(xiàn)了各方面提升，包括：

1. 設(shè)計(jì)開發(fā)時(shí)間加快 4 倍。
2. 衍生設(shè)計(jì)開發(fā)時(shí)間加快 10 倍。
3.結(jié)果質(zhì)量 (QoR) 提高 0.7 倍到 1.2 倍。

責(zé)任編輯：xj

原文標(biāo)題：賽靈思高效設(shè)計(jì)方法指南 ( 2020年最新版）——傳統(tǒng)與創(chuàng)新設(shè)計(jì)的區(qū)別是什么？

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