性能監測單元負責監測 NVMe over PCIe 邏輯加速引擎的運行狀態和統計信息， 包括復位后 運行時間信息、 NVMe 指令數量統計信息、 數據操作數量統計信息、 IOPS 性能統計 信息、 指令延遲統計信息等。

DMA 控制單元負責控制 DMA 傳輸事務， 該單元承擔了 DMA 事務到 NVMe 事務的轉換任務， 使用戶對數據傳輸事務的控制更加簡單快捷。 DMA 控制功能由 DMA寄存器組實現。

DMA 控制單元負責控制 DMA 傳輸事務， 該單元承擔了 DMA 事務到 NVMe 事務的轉換任務， 使用戶對數據傳輸事務的控制更加簡單快捷。 DMA 控制功能由 DMA寄存器組實現。DMA 寄存器組包含 DMA 操作寄存器、 DMA 長度寄存器、 DMA 源目的地址寄存器和 DMA 狀態寄存器。 DMA 操作寄存器定義了 DMA 請求類型， 包括寫和讀操作； DMA 長度寄存器定義了 DMA 請求的數據傳輸長度， 該長度以 NVMe 設備邏輯塊大小為單位； DMA 源地址和 DMA 目的地址寄存器定義了 DMA 請求的源數據存放的起始地址和數據傳輸的目的地址； DMA 狀態寄存器定義了當前待運行的 DMA請求數量和 DMA 請求執行狀態信息。 DMA 寄存器組定義如表 1 所示， 其中 DMA狀態寄存器定義如表 2 所示。表 1 DMA 寄存器組定義 表 2 DMA狀態寄存器定義想進一步了解相關視頻，請搜索B站用戶：專注與守望鏈接：https://space.bilibili.com/585132944/dynamic?spm_id_from=333.1365.list.card_title.click

系統控制模塊負責實現 NVMe over PCI 邏輯加速引擎的控制功能， 其結構如圖 1 所示。 用戶通過系統控制模塊實現對初始化功能、 隊列管理功能、 DMA 功能等主要功能的控制， 同時邏輯加速引擎的工作狀態也通過此模塊反饋給用戶。

所設計的新系統架構中，Nvme over PCIe IP通過 PCIe 3.0x4 接口連接 NVMe固態硬盤， 并提供 AXI4-Lite 接口用于系統控制， 以及 AXI4 接口用于數據傳輸。 在該IP內部， 根據功能劃分為系統控制模塊、 初始化模塊、 NVMe 控制模塊、 PCIe 加速模塊、 PCIE 集成塊。

結合目前應用需求，以及前面基礎分析，確定IP應具有如下特色： （1） 通用性 前端數據采集系統基于 FPGA 開發。 一方面， 設備類型多， 使用的 FPGA型號各不相同， 需要實現的設計能夠在多種類型 FPGA 上的工作； 另一方面， 為了降部署低成本， 需要實現脫離 CPU 的存儲控制。 綜合考慮以上兩方面因素，設計應采用純邏輯電路的方式實現。 （2） 高性能 前端采集的數據存在連續數據、 零散數據等多種數據量形式。 面臨大量零散數據存儲請求時， 需要增加 NVMe I/O 隊列的數量和深度來保證數據傳輸性能； 而面臨大量連續數據存儲請求時， 單隊列足以發揮性能。 在這種情況下， 需要盡可能降低功耗，減少運行中的 I/O 隊列數量。 因此， 需要實現動態的隊列管理功能， 在滿足高性能的同時適應不同的應用環境。 具體要求為使用 PCIe3.0 以上接口的高性能固態硬盤的順序讀寫數據吞吐量不低于2GB/s， 隨機寫IOPS不低于500000， 隨機寫延遲不高于1ms。 （3） 易集成、 易操作 實現的 NVMe 主機控制邏輯和 NVMe 固態硬盤作為存儲子系統， 應能夠方便的集成到應用環境中， 并提供簡易的操作方式實現數據的傳輸與存儲。 因此， 設計需要采用標準化接口， 實現盡可能低的資源占用率， 并具備 DMA 數據傳輸功能。 基于以上需求， 本IP擬基于 FPGA 的 NVMe over PCIe（NoP） 邏輯進行設計，它具有以下特點： （1） 支持 NVMe 1.3d 協議、 支持 PCIe 3.0 協議。 （2） 基于 Xilinx PCIe Integration Block 硬核開發。 一方面， 該 PCIE 集成塊具有多種版本， 并且適用平臺多， 因此 NoP 邏輯加速引擎能夠部署在支持 PCIE 集成塊的FPGA 開發板上。 另一方面， 直接對接 PCIE 集成塊的結構設計具有更高的數據傳輸性能。 （3） 純邏輯電路開發。 設計基于純邏輯電路， 不需要 CPU 的介入， 獨立運行，可以節省 CPU 資源， 兼容 SoC 與純邏輯環境。 （4） 使用 AXI 總線接口。 設計使用標準化的 AXI 總線接口提供系統控制和數據傳輸功能， 在保證了傳輸性能的同時， 更容易集成到應用環境中。 （5） 多隊列并行管理與動態配置。 支持的最大 I/O 提交隊列數量為 16， 支持的最大單 I/O 提交隊列深度為 1024， 最大 I/O 提交隊列總深度為 1024， 支持運行過程中動態的創建或刪除隊列。 （6） DMA 功能。 通過配置 DMA 寄存器直接請求數據傳輸， 數據傳輸通過 AXI4總線接口對接用戶邏輯， 使用突發傳輸提高數據傳輸性能。 圖1 Nvme邏 輯加速IP系統架構圖 新系統中，Nvme邏輯加速IP通過 PCIe 3.0x4 接口連接 NVMe 固態硬盤， 并提供 AXI4-Lite 接口用于系統控制， 以及 AXI4 接口用于數據傳輸。 在該IP內部， 根據功能劃分為系統控制模塊、 初始化模塊、 NVMe 控制模塊、 PCIe 加速模塊、 PCIE 集成塊。 以下為各功能模塊的定義： 系統控制模塊是實現NVMe over PCIe關鍵組件。 NoP 邏輯加速引擎內部集成了各種功能， 包括初始化、 NVMe 隊列管理以及 DMA 等多種功能， 統由系統控制模塊進行管理。 為了有效管理這些功能， 系統控制模塊設計了對應的功能控制單元， 并提供了 AXI4-Lite 從機接口， 使得 NoP 邏輯加速引擎能夠輕松地與用戶環境集成。 通過 AXI4-Lite 接口， 用戶可以方便地訪問各個功能控制單元， 實現對系統功能的控制。 這種設計使得用戶能夠直接與 NoP 邏輯加速引擎進行交互， 靈活地配置和管理系統的各項功能， 從而更好地滿足特定的應用需求。 初始化模塊負責控制系統的初始化流程， 其中包括 PCIe 初始化和 NVMe 初始化兩個主要步驟。 在系統上電復位后， 首先由 PCIE 集成塊執行物理層的鏈路訓練和速度協商， 建立有效的 PCIe 通信鏈路。 隨后， 由初始化模塊進行 PCIe 設備的枚舉與配置， 并執行 NVMe 的初始化流程。 初始化過程是確保系統能夠在正確狀態下運行的前提條件， 也為后續操作提供了必要的支持。 NVMe 控制模塊是實現 NVMe 的命令提交和完成機制的核心模塊。 首先， 該模塊負責將來自系統控制模塊的功能請求轉換為 NVMe 命令請求， 并執行 NVMe 指令提交與完成機制。 其次， 該模塊實現 NVMe 隊列管理功能， 除了基本的隊列存儲、門鈴控制、 請求仲裁、 條目解析等， 還包括了動態創建和刪除隊列功能。 最后， 該模塊還負責實現 PRP 尋址機制， 根據指令管理和計算 PRP 偏移， 實現數據的尋址并降低 PRP 讀取延遲。 PCIe 加速模塊負責處理 PCIe TLP， 將 PCIe 事務與 NVMe 緊密結合。 一方面，該模塊將來自初始化模塊或 NVMe 控制模塊的事務請求轉換為 PCIe TLP 請求， 然后發送到 PCIE 集成塊， 同時接收 PCIE 集成塊的 TLP 響應包， 將其轉換為內部事務響應發送到對應內部模塊。 另一方面， 該模塊負責處理來自 NVMe 存儲設備的 TLP 請求， 根據請求內容將請求轉發到 NVMe 控制模塊或轉換為 AXI4 總線事務， 同時將來自 NVMe 控制模塊和 AXI4 總的響應組裝為 CplD， 經由 PCIE 集成塊發送給 NVMe存儲設備。 PCIE 集成塊實現 PCIe 的數據鏈路層和物理層。 PCIE 集成塊是 Xilinx 提供的用于 PCIe 的高帶寬、 可擴展和靈活的通用 I/O 核， 在 NoP 邏輯加速引擎中使用 PCIE集成塊的 RC 模式實現 Root Complex 的數據鏈路層與物理層。 PCIE 集成塊提供了四組 AXI stream 接口用于傳遞 PCIe TLP， 通過這些接口實現 TLP 與 PCIe 鏈路信號的相互轉換， 此外還包含一組配置接口用于訪問 PCIE 集成塊的配置空間。 想進一步了解相關視頻，請搜索B站用戶：專注與守望 鏈接：https://space.bilibili.com/585132944/dynamic?spm_id_from=333.1365.list.card_title.click 更多博文見：https://blog.csdn.net/tiantianuser/article/details/148994728

應答模塊的具體任務是接收來自PCIe鏈路上的設備的TLP請求，并響應請求。由于基于PCIe協議的NVMe數據傳輸只使用PCIe協議的存儲器讀請求TLP和存儲器寫請求TLP，應答模塊分別針對兩種TLP設置處理引擎來提高并行性和處理速度。

GPS對時設備的通用性使其適合應用于各種領域（IT、冶金、通信、電力、金融、廣電、安防、交通、水利、國防、石化、、教育等）。山東唯尚電子有限公司生產的產品是標準19英寸機架式設備，高度為1U或2U。

NVMe IP放棄XDMA原因 選用XDMA做NVMe IP的關鍵傳輸模塊，可以加速IP的設計，但是XDMA對于開發者來說，還是不方便，原因是它就象一個黑匣子，調試也非一番周折，尤其是后面PCIe4.0升級。因此決定直接采用PCIe設計，雖然要費一番周折，但是目前看，還是值得的，我們uvm驗證也更清晰。 視頻demo見B站：搜用戶名： 專注與守望 或鏈接：https://space.bilibili.com/585132944/upload/video PCIe 寫應答模塊設計 應答模塊的具體任務是接收來自PCIe鏈路上的設備的TLP請求，并響應請求。由于基于PCIe協議的NVMe數據傳輸只使用PCIe協議的存儲器讀請求TLP和存儲器寫請求TLP，應答模塊分別針對兩種TLP設置處理引擎來提高并行性和處理速度。 對于存儲器寫請求TLP，該類型的TLP使用Posted方式傳輸，即不需要返回完成報文，因此只需要接收并做處理，這一過程由寫處理模塊來執行，寫處理模塊的結構如圖1所示。 圖1 TLP寫處理結構 當axis_cq 總線中出現數據流傳輸時，應答模塊首先對傳輸的TLP報頭的類型字段進行解析，如果為存儲器寫請求則由寫處理模塊進一步解析。寫處理模塊提取出TLP 報頭的地址字段、長度字段等，然后將數據字段寫入數據緩存中。提取出的地址字段用于進行地址映射，在NVMe協議中，設備端的請求寫分為兩種，分別是寫完 成隊列和寫數據，因此地址映射的定向對應為隊列管理模塊的完成條目處理單元和數據傳輸AXI總線的寫通道。完成條目的字段長度為128比特，因此無需進行數據緩存，跟隨地址映射發送到隊列管理模塊。AXIMaster驅動負責將解析的字段與緩存的數據組成AXI寫傳輸事務發送到AXI寫通道，實現數據的寫傳輸。 PCIe 讀應答模塊設計 對于存儲器讀請求TLP，使用Non-Posted方式傳輸，即在接收到讀請求后，不僅要進行處理，還需要通過axis_cc總線返回CplD，這一過程由讀處理模塊執行，讀處理模塊的結構如圖2所示。 圖2 TLP讀處理模塊結構 當axis_cq 總線接收到存儲器讀請求時，數據流被轉發到讀處理模塊。讀請求TLP只包含128比特的請求報頭，而axis總線位寬也是128比特，因此在短時間內可能接收到多個讀請求，為了應對這種情況，讀處理模塊采用了帶有outstanding能力和事務并行處理的結構設計，能夠有效提高讀請求事務處理效率和數據傳輸吞吐量。 首先當讀請求數據流到達讀處理模塊時，經過解析和地址映射的兩級流水后，放入響應處理單元outstanding 緩存中，響應處理單元從緩存中獲取事務一一處理，將讀取的數據打包成CplD，并將CplD放置到發送緩存中等待axis_cc總線的發送。根據地址的不同，讀請求事務被分為三類，分別是讀隊列請求，讀PRP請求和讀數據請求，每種請求對應一個響應處理單元。 在實際應用環境中，由于隊列、PRP、數據的存儲往往在不同的位置，因此完成讀取過程的延遲也不同，在本課題中，將隊列管理與PRP都放置在了近PCIe端存儲，因此讀取隊列與PRP的延遲遠遠小于讀取數據的延遲。并且當大量不同的讀請求交叉處理時，讀處理模塊的并行處理結構更能夠充分利用PCIe的亂序傳輸能力來提高 吞吐量。為了清晰的說明讀處理模塊對吞吐量的提升，設置如圖3所示的簡單時序樣例，樣例中PCIeTLP的tag最大為3。 圖3 TLP 讀處理時序圖 在對應圖3中第1、2行時序的低性能處理模式下，同一時間只能處理一個讀事務，并且不帶有outstanding能力，此時從接收到讀請求到成功響應所經歷的延遲將會累積，造成axis_cq 請求總線的阻塞。在對應圖中第3、4行時序的僅帶有outstanding 能力的處理模式下，雖然可以連續接收多個讀請求處理，但同一時間內只能處理一個事務，仍會由于較大的處理延遲導致axis總線存在較多的空閑周期，實際的數據傳輸效率并不高。在對應圖中第5、6行時序的讀處理模塊處理模式下，利用多個響應處理單元的并行處理能力和發送緩存，先行處理完成的CplD可以優先發送，緊接著可以處理下一事務，使總線的傳輸效率和吞吐量明顯提高。

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