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使用開源verilog仿真工具進(jìn)行文件的編譯和仿真

FPGA之家 ? 來源:FPGA之家 ? 作者:FPGA之家 ? 2022-11-21 09:40 ? 次閱讀
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一、本文將介紹如何使用Icarus Verilog+GTKWave來進(jìn)行verilog文件的編譯和仿真

Icarus VerilogIcarus Verilog極其小巧,支持全平臺(tái)Windows+Linux+MacOS,并且源代碼開源。通過tb文件可以生成對(duì)應(yīng)的仿真波形數(shù)據(jù)文件。

通過GTKWave可以查看仿真波形圖,支持將Verilog轉(zhuǎn)換為VHDL文件。

1.安裝iverilog:

sudoapt-getinstalliverilog
16c6b932-692f-11ed-8abf-dac502259ad0.png

安裝完成查看版本

iverilog-v

2.安裝gtkwave:

sudoapt-getinstallgtkwave
16e0ff72-692f-11ed-8abf-dac502259ad0.png

安裝完成查看版本

gtkwave-v
16ec9bac-692f-11ed-8abf-dac502259ad0.png

tb中添加:

170633fa-692f-11ed-8abf-dac502259ad0.png

3.編譯:

進(jìn)入文件目錄,輸入命令:

iverilog*.v
171ad03a-692f-11ed-8abf-dac502259ad0.png

編譯完成出現(xiàn).out文件

173886fc-692f-11ed-8abf-dac502259ad0.png

生成.vcd文件

vppa.out
1748ecae-692f-11ed-8abf-dac502259ad0.png

執(zhí)行后產(chǎn)生的文件如下:

175ac3b6-692f-11ed-8abf-dac502259ad0.png

4.用GTKWave打開VCD文件:

gtkwaveglitch.vcd
17673e8e-692f-11ed-8abf-dac502259ad0.png

執(zhí)行完成后,彈出界面

1818c398-692f-11ed-8abf-dac502259ad0.png

添加波形的時(shí)候卡死,可能是glitch.vcd文件太大;

182a7264-692f-11ed-8abf-dac502259ad0.png

解決:

gtkwave,icarus支持vcd,lxt,lxt2 dump.

vcd通用但vcd dump太大,gtkwave不能很好的查看波形,導(dǎo)致崩潰。

所以最好之前用lxt或?qū)cd轉(zhuǎn)化為lxt格式。lxt格式是gtkwave的專用格式。

cpglitch.vcdglitch.lxt

添加波形

18385bfe-692f-11ed-8abf-dac502259ad0.png184e4702-692f-11ed-8abf-dac502259ad0.png

5.Verilog轉(zhuǎn)換為VHDL

將glitch.v文件轉(zhuǎn)換為VHDL文件glitch.vhd

iverilog-tvhdl-oglitch.vhdglitch.v

審核編輯:郭婷


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原文標(biāo)題:開源verilog仿真工具 | iverilog+GTKWave

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