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層次化的UVM TLM連接

芯片驗證工程師 ? 來源:芯片驗證工程師 ? 2023-05-29 14:51 ? 次閱讀
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封裝和層次結構

TLM接口的使用將驗證環境中的每個組件與其他組件隔離。驗證環境實例化一個組件,并完成其ports/exports的連接,不需要進一步了解驗證組件具體的實現。

較小的驗證組件可以組合成較大的驗證組件,此時上一級組件就是一個簡單的引出包含多個子組件的容器。

層次化連接

建立跨層次連接涉及到一些額外的問題,考慮下圖所示的分層設計。

cc3662fc-fc66-11ed-90ce-dac502259ad0.png

這個設計的層次包含兩個組件,producerconsumer。producer包含三個組件,stim、fifo和conv。consumer包含兩個組件,fifo和drv。這兩個fifo都是uvm_tlm_fifo 組件的例化。

從頂層角度看,producer的put_port與consumer的put_export相連。在上圖中,A、B、D和F是標準的 peer-to-peer連接。連接A的代碼為:

stim.put_port.connect(fifo.put_export);

連接C和E有所不同,C是port-to-port的連接,E是export-to-export的連接。這兩種連接對于完成層次化連接是必要的。

連接E的代碼為:

cc429cfc-fc66-11ed-90ce-dac502259ad0.png

連接C代碼為

cc62d1c0-fc66-11ed-90ce-dac502259ad0.png

連接類型

cc79f530-fc66-11ed-90ce-dac502259ad0.png

port.connect()方法的參數可以是一個export和port,這取決于連接的性質(即peer-to-peer或者hierarchical)。

export.connect()的參數總是一個子組件的export。

審核編輯:湯梓紅

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原文標題:層次化的UVM TLM連接

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