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RGMII接口及其時序規范

FPGA設計論壇 ? 來源:FPGA設計論壇 ? 2024-12-30 09:55 ? 次閱讀
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1 接口定義

RGMII 由 GMII (Gigabit Media Independent Interface) 簡化演變而來,意為 Reduced GMII,是常見的以太網 MAC 和 PHY 之間的通信接口,優點是比 GMII 減少了近一半的管腳,節約設計成本。

RGMII 支持 10/100/1000Mbps 三種通信速率,接口定義如下:

a348afa0-c364-11ef-9310-92fbcf53809c.png

在 10/100Mbps 模式下,TXD[3:0] 和 RXD[3:0] 采用單邊沿傳輸方式。在 1000Mbps 模式下,TXD[3:0] 和 RXD[3:0] 采用雙邊沿傳輸方式。對于發送通道,TXC 上升沿傳輸 TXD[3:0] 和 TXEN;TXC 下降沿傳輸 TXD[7:4] 和 TXERR(即 TX_EN xor TX_ER)。

a35c31f6-c364-11ef-9310-92fbcf53809c.png

對于接收通道,RXC 上升沿傳輸 RXD[3:0] 和 RX_DV;RXC 下降沿傳輸 RXD[7:4] 和 RXERR(即 RX_DV xor RX_ER)。

a3800f5e-c364-11ef-9310-92fbcf53809c.png

2 時序規范

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RGMII 接口時序在時鐘和數據邊沿對齊的條件下進行規范。在 Transmitter 端,時鐘邊沿與數據邊沿的偏差為 ±500ps,建立/保持時間不少于1.2ns;在 Receiver 端,時鐘邊沿對數據邊沿的延遲介于 1.0 ~ 2.6ns 之間(典型值為 1.8ns),建立/保持時間則不少于 1.0ns.

在 1000Mbps 模式下,時鐘周期為 8±0.8 ns,占空比為 50±5%,上升/下降時間(20-80% 電壓)不超過 0.75ns.

2.1 Original RGMII

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在 RGMII v2.0 之前的規范中,Receiver 端時鐘延遲由 PCB 布線實現,附加延遲值大于 1.5 ns 且小于 2.0 ns,稱為 Original RGMII.

2.2 RGMII-ID

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在 RGMII v2.0 中,Receiver 端時鐘延遲可以由 Transmitter 端設備實現,稱為 RGMII-ID(Internal Delay,意為內部延遲)。帶有內部延遲功能的設備仍需遵守 RGMII Timing Specifics.

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原文標題:【以太網通信】RGMII 接口及其時序規范

文章出處:【微信號:gh_9d70b445f494,微信公眾號:FPGA設計論壇】歡迎添加關注!文章轉載請注明出處。

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