之前的文章介紹過DAC幾種結(jié)構(gòu)和開關(guān)切換策略，但在實際應(yīng)用中，其性能受到電容陣列的匹配影響，此時需要引入校準(zhǔn)技術(shù)來優(yōu)化這一問題。

背景

首先使用巨霖的通用電路仿真工具PowerExpert畫出SARADC中DAC+比較器的理想模型：

由上圖所示，前半部分是電容陣列，比較器后是數(shù)據(jù)寄存器，用來存放每一次比較器數(shù)輸出的數(shù)字碼，并送回電容陣列控制開關(guān)的切換。在采樣階段電容陣列開關(guān)分別接輸入信號Vin，此時陣列中每個電容上儲存的電荷為：

所有電容存儲的電荷量之和為：

在比較階段轉(zhuǎn)換電容下極板到VrefP/N，通過電荷守恒方程可得：

上式為電容的上極板電壓，由此可知，輸出碼等于：

在理想情況下，電容陣列從LSB開始按照二進制加權(quán)遞增，應(yīng)是精準(zhǔn)的二進制值，然而在實際工藝中，電容值會存在失配，導(dǎo)致權(quán)重偏離理想值，此時輸入電壓與輸出數(shù)字碼關(guān)系為：

此現(xiàn)象在180nm及以下工藝中更加明顯。此時就需要一種校準(zhǔn)方式解決此問題，通過傳統(tǒng)引入冗余位設(shè)計雖然可以避免失配，但是會增加轉(zhuǎn)換位數(shù)從而增加功耗和比較時間，通過注入校正電荷校準(zhǔn)則需要高精度的DAC電路，難以實現(xiàn)且會占用額外面積。

原理

下面介紹一種名為Split ADC的架構(gòu)來優(yōu)化上述問題，該架構(gòu)將一個SARADC“分裂”成兩個，稱為通道A和通道B，兩個陣列分配從LSB位到MSB位的電容。通過后續(xù)動態(tài)分配模塊實現(xiàn)將比較器決策分配給不同電容段，權(quán)重模塊將后續(xù)校準(zhǔn)電路校準(zhǔn)后的權(quán)重與動態(tài)分配模塊產(chǎn)生的決策相乘，然后將上下兩通道的相乘結(jié)果取差模送入后續(xù)誤差比較器，再取共模輸出以抑制隨機噪聲。以一個16位高精度的SARADC為例，原理圖如下所示:

動態(tài)分配模塊

將兩個SAR決策邏輯序列的輸出接到一個動態(tài)分配模塊，該模塊是使用一個4位的LFSR實現(xiàn)，每個轉(zhuǎn)換周期更新一個值，生成新的PRN值。在傳統(tǒng)無校準(zhǔn)的結(jié)構(gòu)中，每一個電容段只會對應(yīng)一個權(quán)重，如果這個電容段出現(xiàn)了失配，那么輸出結(jié)果將會出現(xiàn)偏差，而動態(tài)分配模塊的作用是隨機改變電容段和SAR決策邏輯序列的映射關(guān)系，避免輸入信號長期維持在一個模擬量導(dǎo)致某些位的輸出數(shù)字量無法被校準(zhǔn)。可以使用Verilog編寫動態(tài)分配模塊并導(dǎo)入PowerExpert中。

誤差比較模塊

誤差比較模塊將AB兩個通道的差模輸出作為輸入，其中A通道的輸出為以下表達式:

前項表示理想權(quán)重下的輸出，后項表示誤差，同理B通道的輸出如下:

誤差比較器得到的輸入為:

上式在實際電路設(shè)計中還需要考慮兩個通道的輸入信號偏移和增益誤差，此處忽略。誤差比較器的目的就是通過調(diào)整使得等于零，從而使AB兩通道的差模輸出為0。具體實現(xiàn)是通過LMS算法迭代來逐漸修正，下面簡單舉例介紹LMS算法原理和在誤差比較器里面的運用。

假設(shè)第五個電容段存在失配，同時也被激活，那么子通道A的權(quán)重由實際權(quán)重0.5變?yōu)榱?img src="https://file1.elecfans.com/web3/M00/09/99/wKgZO2e71gOADrVmAAAQ6tT_lYc738.png" alt="4f886342-f000-11ef-9310-92fbcf53809c.png" />，誤差項被送到了中，LMS算法檢測到，于是進行以下迭代：

? 都是步長參數(shù)，用來控制收斂速度。 后將迭代的新權(quán)重結(jié)果送入乘法器中與電容陣列決策相乘，得到校準(zhǔn)后的結(jié)果。在實際電路設(shè)計中，為了高效估計誤差參數(shù)，會根據(jù)多次收集的和電容陣列激活信號構(gòu)建矩陣方程，再使用最小二乘法求解已優(yōu)化誤差參數(shù)估計，從而減小功耗，有興趣的讀者可以自行了解。 ? ?

仿真

手動在電容陣列中添加10%的誤差，從下面仿真得出的波形可以看出，輸出X_out被逐漸縮小，最終穩(wěn)定在理想權(quán)重0.5。

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