一、前言

DDR SDRAM，即雙數據速率同步動態隨機存取存儲器，是現代數字系統中至關重要的一種核心組件，其應用范圍極其廣泛。無論是在消費電子產品中，還是在商業和工業設備里，亦或是從終端產品到數據中心，DDR SDRAM均作為CPU進行數據處理和運算的緩存發揮著不可或缺的作用。過去二十多年間，存儲技術經歷了從SDRAM向DDR RAM的重大演進，直至今日的DDR5。每一代DDR技術都在帶寬、性能以及功耗等方面實現了顯著的改進，極大地促進了計算性能的飛躍發展。這一技術的進步不僅推動了個人電子設備的革新，也對大規模數據中心的高效運作產生了深遠影響。

二、DDR標準發展和DDR5簡介

圖1展示了過去20多年來RAM（隨機存取存儲器）的發展歷程及其信號特點。在SRAM時期，由于信號速率相對較低，設計時主要關注的是信號的扇出和布線引起的容性負載問題。然而，隨著DDR1/2/3時代的到來，信號速率顯著提升，傳統的基于集總參數的電路分析方法已難以滿足需求，此時更需關注信號的建立與保持時間以及信號線間的延遲差異(skew)。

進入DDR4時代后，受限于PCB、連接器等傳輸通道的有限帶寬，原始信號中的高頻成分可能會被削弱甚至完全去除，這導致信號的時域波形出現邊沿變緩、振鈴或過沖的現象。因此，在這一階段，對于數據眼圖、接收端模板及誤碼率的關注變得尤為重要，就如同分析傳統串行數據一樣。

面對AI、機器學習和5G技術的迅猛發展，DDR4逐漸顯現出其局限性。為此，第5代高速I/O數據傳輸技術——DDR5應運而生，并開始廣泛走向市場，以應對新一代技術對存儲器性能的更高要求。

圖1 DDR標準發展和信號特點演進

2.1 DDR5的新特性

如下表所示，DDR5相比DDR4而言，帶來了一系列關鍵的性能提升，同時也帶來了新的設計挑戰。

表1 DDR4和DDR5比較(源自Rambus)

2.1.1 速率的提升

近年來，內存與CPU性能發展之間的差距逐漸拉大，對內存帶寬的需求變得愈加緊迫。在1.6GHz的時鐘頻率下，DDR4能夠實現最高達3.2 GT/s的傳輸速率。相較之下，初代DDR5便將帶寬提升了50%，實現了4.8 GT/s的傳輸速率。而隨著技術的進步，DDR5內存的數據傳輸速率預期最終將達到8.4 GT/s的高速度。這一演進不僅緩解了內存帶寬的瓶頸問題，也為系統性能的整體提升提供了強有力的支持。

2.1.2 電壓的降低

降低工作電壓（VDD）有助于平衡因高速運行帶來的功耗增加。在DDR5 DRAM中，寄存時鐘驅動器（RCD）的工作電壓從1.2V降低到了1.1V。此外，命令/地址（CA）信號的邏輯類型從SSTL（Stub Series Termination Logic）轉換為PODL（Pseudo Open Drain Logic）。這種轉變的優勢在于，當引腳處于高電平狀態時不會消耗靜態功率，從而進一步降低了整體功耗。這些改進使得DDR5在提升速度的同時，還能保持較低的能耗，實現了性能與能效的雙重優化。

2.1.3 DIMM 新電源架構

在使用DDR5 DIMM時，電源管理將從主板轉移至DIMM自身。具體來說，DDR5 DIMM將在模塊上配備一個12V電源管理集成電路（PMIC），從而實現更精細的系統電源負載分配。此PMIC負責提供1.1V的工作電壓（VDD），通過在DIMM層面精準控制電源，不僅有助于提升信號完整性，還能有效減少噪音干擾。這樣的設計改進，使得DDR5 DIMM在性能提升的同時，也確保了更高的可靠性和穩定性。

2.1.4 DIMM通道架構

DDR4 DIMM配備了一個72位寬的總線，其中包括64個數據位和8個ECC位，用于錯誤檢測與糾正。而在DDR5中，每個DIMM被設計為包含兩個通道，每個通道寬度為40位，其中32位用于數據傳輸，8位專用于ECC。盡管在數據寬度上，DDR5與DDR4相同（總共64位），但DDR5通過采用兩個獨立的小型通道來提高內存訪問效率。這種設計不僅支持更高的速度，還通過增強的數據處理效率進一步放大了傳輸速率的優勢。因此，DDR5不僅能帶來更快的速度，還確保了更高效的數據訪問和處理性能。

2.1.5 更長的突發長度

DDR4的突發長度設定為4或8，而在DDR5中，這一數值被擴展到了8和16，以增加每次突發傳輸的數據量。具體來說，DDR5支持的突發長度為16（BL16），這意味著它可以單次突發訪問達到64字節的數據，正好與典型的CPU高速緩存行大小相匹配。值得注意的是，借助于DDR5雙通道設計中的任意一個獨立通道即可實現這樣的數據訪問能力。因此，這不僅大幅提升了數據并發處理能力，同時也通過充分利用兩個通道增強了內存使用的效率。這種改進使得DDR5在提升數據傳輸速率的同時，也顯著優化了整體性能和響應速度。

2.1.6 更大容量的 DRAM

DDR4在單芯片封裝（SDP）中的最大容量為16Gb DRAM。相比之下，DDR5的單芯片封裝最大容量提升至64Gb，這意味著通過DDR5技術組建的DIMM容量可以達到驚人的256GB，是原先的四倍之多。這一顯著的增長，不僅滿足了現代計算對高容量內存的需求，也為處理復雜和數據密集型任務提供了強有力的支持。

2.2 DDR5 設計面臨的挑戰

2.2.1采用分離式全速率時鐘，對應6400M T/s頻率的時鐘速率高達3.2GHz(未來會支持到8400M T/s)。

DDR5 DQS控制DQ讀寫時序

時鐘控制命令信號，選通信號控制數據。對時鐘信號抖動的要求更加嚴格，對各種命令信號與數據和地址信號的時序要求也更高。

2.2.2 雙向復用的數據總線，讀寫數據分時復用鏈路。

由于鏈路通道和布板空間等資源的限制，讀寫操作不得不繼續共享同一總線，并因此需要采用分時復用的方式進行。從驗證和測試的角度來看，這也意味著需要分別對讀和寫信號進行隔離檢查，以確保它們各自符合規范要求。這種做法不僅有助于保證數據傳輸的可靠性，同時也為優化性能提供了必要的診斷支持。通過這種方式，可以有效地識別并解決潛在的信號完整性問題，確保系統的穩定運行。

DDR5讀寫共享總線

2.2.3突發DQS和DQ信號在更高速率的背景下在有限帶寬的鏈路傳輸時帶來更多ISI效應問題。

在DQS（數據選通信號）的讀寫前導位以及突發序列的第一個比特等方面，均表現出不同的效應和特性。此外，由于存儲電路在設計上與串行電路存在顯著差異，導致阻抗不匹配問題較為常見，這使得反射問題及干擾引發的ISI（碼間干擾）更為嚴重。存儲器系統中這些復雜的信號完整性挑戰，要求更加精細的設計和優化措施，以確保高效、可靠的數據傳輸。通過解決這些問題，可以有效提升整體系統的穩定性和性能表現。

DDR5在接收端采用更多的類似高速串行總線的信號處理

因此，在接收端數據速率超過3600 MT/s時，采用類似高速串行電路和標準總線中已成熟應用的判決反饋均衡（DFE）技術，可以有效應對信號完整性挑戰?？勺冊鲆娣糯螅╒GA）則通過MR寄存器進行配置，以補償在更高傳輸速率下鏈路中的損耗。盡管DDR4標準采用的連續時間線性均衡（CTLE）是一種簡單易實現的線性均衡方法，但它往往會放大噪聲，這在高速率傳輸時成為一個不容忽視的問題。相比之下，DDR5總線設計中未采用CTLE，主要是考慮到反射噪聲的影響。此外，隨著并行總線中串擾和反射現象的增加，各信號抖動的定義和分析方法也隨之發生變化，這要求更加細致的評估與處理策略來確保信號完整性和系統穩定性。通過這些優化措施，DDR5能夠在保持高數據傳輸速率的同時，提供更佳的信號質量和可靠性。

三、DDR5的測試新方法

3.1 發送端TX測試挑戰

3.1.1 讀寫分離

根據DDR5的規范，其不再像傳統DDR那樣在引腳處對讀寫操作有嚴格的相位差異。這意味著依賴DQS（數據選通）和DQ（數據）之間的相位差以及前置信號模式的傳統方法可能不再適用于讀寫數據的分離。因此，需要采用新的方法來區分讀寫數據。

在DDR5中，可以通過觀察發現CA4（命令/地址信號之一）在讀寫操作期間表現出不同的邏輯電平。基于這一特性，可以利用CA4的狀態結合讀寫延遲來進行讀寫數據的有效分離。具體來說，通過分析真值表中CA4在不同操作下的邏輯狀態，可以更準確地識別并分離出讀操作與寫操作的數據流，從而確保數據傳輸的準確性和效率。這種方法不僅適應了DDR5的新特性，也為實現更高效的存儲器控制提供了可能。

3.1.2新增的測試參數

由于速率的提高，可能需要新的測試參數來鑒定關鍵信號。抖動成為關鍵信號的重要組成部分。規范定義了全新的UI抖動定義。

以及針對該UI的測量算法。

UI的測量項將覆蓋CLK(input)、DQS(tx)和DQ(tx) 信號，且要求非常嚴格。

根據下表的計算，按照DDR5 4800的速率為例，要求測量出來的Rj最大值為0.0037UI，也就是769.6fs。

如此高要求的測量結果，也對儀表本身的性能提出了非常高的要求。儀表的抖動測量本底計算公式如下，可以看出示波器的本底噪聲以及本底抖動，對抖動測量起了非常大的影響。

是德科技UXR旗艦級實時示波器，具有25fs的極低本底抖動，165μV(rms)(16G帶寬下) 的本底噪聲?？梢蕴峁┛煽康腄DR5的相關抖動測試。

3.1.3 測試方法

DDR的TX測量手法，一直是我們所關心的內容。在DDR4以前，規范規定的測試點，均在DRAM的ball處。DDR5里，除了眼圖測試以外，其他測試點沒有做額外更新。

我們推薦使用interposer的方式來進行測量，如下圖所示。

測量完成后，通過S參數的數學計算，實現從實測點到理論測試點的波形轉換。

而針對于DDR5的眼圖測試，如果打開了DFE功能，示波器可以在去嵌的基礎上，進一步完成均衡的操作，最后得到需要的波形。

當然，是德科技已經提供自動化的測試App，方便的給用戶提供可視化的一鍵測試方案。

3.1.4 控制器測試新場景

隨著信號速率的不斷提升，控制器、PCB互聯鏈路以及芯片的測試變得尤為重要。下圖展示了一個針對控制器和PCB互聯鏈路的發送端（TX）測試場景。在此場景中，通過使用示波器并配合特定的測試夾具，可以有效地進行發送端的信號質量測試。這種測試方法能夠幫助檢測和評估高速信號傳輸過程中的各種參數，如信號完整性、噪聲水平和定時誤差等，從而確保整個系統的穩定性和可靠性。通過這種方式，可以及時發現潛在問題，并采取相應的優化措施，以適應日益增長的高速數據傳輸需求。

3.2 接收端RX測試挑戰

3.2.1 接收端新技術

在以往的高速串行鏈路設計中，隨著數據傳輸速率的不斷提升，鏈路損耗和碼間干擾（ISI）對信號高頻分量的影響變得越來越顯著。因此，在PCIe Gen3的設計中，引入了接收端均衡的概念，以彌補因這些因素導致的高頻分量損失。通過這種方法，可以有效恢復在傳輸過程中衰減的高頻信號，確保數據傳輸的完整性和可靠性。接收端均衡技術的應用，標志著向更高效率和更穩定的數據傳輸邁進了一大步，為后續高速數據通信標準的發展奠定了基礎。

具體來看，有以下幾個關鍵點：

接收端的信號首先會經過連續時間線性均衡（CTLE）處理。圖中展示的是具有7個DC增益設置的CTLE響應曲線。這一步驟旨在初步補償信道損耗，并增強高頻分量。

經過CTLE均衡后的信號會被分成兩路：一路進入時鐘數據恢復（CDR）電路。在CDR中，核心PLL的等效傳遞函數類似于一個高通濾波器，有助于從輸入信號中提取出穩定的時鐘信息。

另一路信號則被送入帶有單抽頭的判決反饋均衡（DFE）。DFE的作用是在檢測到的數據符號基礎上進一步消除碼間干擾。

值得注意的是圖中標注的兩個測試點TP2和TP2'。通常情況下，TP2是使用示波器實際捕獲到的信號波形，而TP2'則是通過標準參考接收機模型生成的，用來模擬芯片實際接收到的波形。

a)

全速率時鐘

接收端沒有PLL

b)

單端信號

數量眾多，不僅要考慮損耗帶來的影響，更多的還需要考慮串擾帶來的影響

c)

分布式

多顆粒應用場景，每片顆粒獨立的訓練和均衡

了解了DDR5和傳統Serdes的幾個特別之處外，參考在PCIE上使用的均衡技術，進行了部分調整后如下。

首先，在時鐘數據恢復（CDR）方面，由于系統中已存在顯示時鐘，可以使用不具備頻率跟蹤能力的延遲鎖定環（DLL）模塊來替代原本復雜的CDR模塊。這不僅簡化了設計，還提高了系統的穩定性和可靠性。

其次，關于連續時間線性均衡（CTLE），盡管其實現相對簡單，但由于單端DDR5總線中存在的反射和串擾問題，嚴重影響了信噪比。因此，選擇使用可變增益放大器（VGA）來代替CTLE，以更好地適應復雜的信號環境，并有效提升信號質量。

第三，借鑒了成熟的判決反饋均衡（DFE）技術。通過引入DFE，可以在檢測到的數據符號基礎上進一步消除碼間干擾，從而改善接收信號的質量，確保高速數據傳輸的可靠性。

最后，沿用了DDR以往的寫平衡（write leveling）和讀平衡（read leveling）機制。不過，與傳統做法不同的是，將原先在接收端實現的去加重功能轉移到控制器端來完成。這種調整有助于優化整個鏈路的信號處理流程，提高數據傳輸效率和準確性。

3.2.2 接收端測試的新挑戰

傳統的Serdes接收端測試(以PCIe為例)，目的是確定DUT能否在芯片封裝的ball處(或者CEM規范的金手指處)可靠接收帶有指定受損的信號，達到要求的誤碼率要求。

針對DDR的單端并行總線系統，非相關抖動、電平干擾、ISI、串擾、反射，對于系統的可靠運行至關重要。DDR5的接收端測試，不僅包括了壓力眼測試，也就是在給定的壓力眼信號下，達到特定的誤碼率要求，還包括了幅度電壓方面和水平抖動方面的靈敏度測試。

而被測DUT，可以是控制器、DRAM、緩沖器/寄存器、DIMM 等。

3.2.3 接收端測試的新方法

規范定義了接收端測試里的所有測試點要求，以及波形在均衡器之后的指標要求。測試前，需要按照規范的要求進行校準。

在校準之前，考慮到DDR總線的獨特性質，終端電阻（On-Die Termination, ODT）用于優化從發送端到接收端的信號質量。由于ODT允許設置不同的阻抗值，在接收端測試過程中，建議將ODT設置為48歐姆進行校準，以盡可能減少與標準測試設備之間的阻抗不匹配。這種設置有助于確保測量結果的準確性和可靠性。

是德科技提供以M8000系列誤碼儀為基礎的DDR5接收端測試方案，支持控制器、DRAM、緩沖器/寄存器、DIMM的測試。

3.2.4 接收端測試的校準

下圖是DDR在系統產品中實際應用的拓撲結構。依次從DDR控制器，經過PCB路徑，來到DIMM上的DRAM顆粒。

做校準的時候，也是參考上圖的拓撲來完成整個路徑的模擬。針對DIMM或者顆粒而言，信號由BERT發出，經過CTC2 Board和replicate card，最終由示波器接收，組成完整的端到端鏈路。

這里要特別說明的是，針對不同的產品測試，有對應的夾具來進行配合。主要的夾具有如下幾種。分別是下圖中的C2C test card，System Motherboard Test Fixture，Device Validation Fixture。

其中，CTC2 test card提供DIMM插座，同時將DIMM上所有信號包括CA/CMD、DQS，DQ通過SMP連接器的形式引出。用于DIMM、RCD測試夾具、Data Buffer測試夾具、DRAM測試夾具等的校準和測試。

CTC2 test card

System Motherboard Test Fixture也同樣把CA/CMD、DQS，DQ的信號通過SMP的方式引出，用于控制器的發送端測試，以及控制器的接收端測試校準和測試，同時還支持系統主板的通道特性驗證。

System Motherboard Test Fixture

Device Validation Fixture包括了RCD的測試夾具，Data Buffer的測試夾具，DRAM的測試夾具，以及Combo測試夾具等。主要用于單個器件產品的校準與測試，以及多器件的校準與測試。測試時插在CTC2的test card上。

Device Validation Fixture

下圖展示的是基于CTC2 test card進行的校準操作。連接方式如圖所示。

使用M80885RCA自動化軟件，根據向導，完成測試環境參數的setup，并對DUT進行初始化。

一步一步，實現DQS&DQ和CK&CA的各參數自動化校準。完成自動化校準后，可以查看每個校準項目的測試結果，如下圖所示。

3.2.5 接收端測試

接收端測試包括兩大部分測試內容，Sensitivity測試和Stressed Eye測試。其中Sensitivity測試又包含Voltage Sensitivity和Jitter Sensitivity。

DQS和DQ的Voltage Sensitivity測試中，測試DQS的時候保持DQ的信號不變，測試DQ的時候保持DQS的信號不變。不斷調整另外一個參數的變量，遍歷整個參數的范圍后，統計誤碼率。

DQS的Jitter Sensitivity測試中，首先輸出clean的clk和dq。在此基礎上，遍歷DQS和DQ的相位，計算出本底jitter的Sensitivity測試。然后依次改變DCD和Rj以及DCD和Rj的組合，遍歷DQS和DQ的相位，完成各種場景下的jitter Sensitivity測試。

Stressed Eye測試中，使用校準過程中的壓力信號(如下圖)，來進行環回誤碼率測試。

測試完成后，M80885一致性軟件會給出上圖右側的測試結果與測試報告。

四、總結

是德科技可以給大家帶來完整的端到端解決方案。包括設計前期的仿真，涵蓋了memory designer的建模和ADS的前后仿真。發送端測試中，我們提供業內旗艦級性能指標的UXR實時示波器和高性能的RC模型探頭，有效降低測試負載。接收端測試中，我們提供all-in-box的M8000系列誤碼儀，支持控制器、DRAM、Data Buffer、RCD、DIMM的接收端校準與測試。協議分析儀方面，U4164A系列，支持完整的DDR、LPDDR的協議解碼測試。