No.1引言

隨著現(xiàn)代電子系統(tǒng)的不斷發(fā)展，時(shí)鐘管理成為影響系統(tǒng)性能、穩(wěn)定性和電磁兼容性（EMI）的關(guān)鍵因素之一。在FPGA設(shè)計(jì)中，PLL因其高精度、靈活性和可編程性而得到廣泛應(yīng)用，本文將深入探討PLL技術(shù)在FPGA中的動(dòng)態(tài)調(diào)頻與展頻功能應(yīng)用。

No.2PLL技術(shù)基礎(chǔ)

PLL（Phase-Locked Loop，相位鎖定環(huán)）是一種反饋控制系統(tǒng)，用于生成和穩(wěn)定時(shí)鐘信號(hào)。它主要由鑒相器（PD）、環(huán)路濾波器（LF）、壓控振蕩器（VCO）和分頻器組成。PLL通過(guò)不斷調(diào)整VCO的輸出頻率，使其與參考時(shí)鐘信號(hào)保持穩(wěn)定的相位關(guān)系，從而實(shí)現(xiàn)高精度的時(shí)鐘合成。

在FPGA中，PLL模塊提供了可靠的時(shí)鐘管理與綜合功能，支持精準(zhǔn)分頻和動(dòng)態(tài)調(diào)頻。通過(guò)PLL，F(xiàn)PGA可以生成多個(gè)不同頻率的時(shí)鐘信號(hào)，滿足復(fù)雜系統(tǒng)對(duì)時(shí)鐘資源的需求。

No.3動(dòng)態(tài)調(diào)頻功能應(yīng)用

動(dòng)態(tài)調(diào)頻是指通過(guò)編程方式實(shí)時(shí)調(diào)整PLL輸出時(shí)鐘的頻率。這一功能在需要靈活配置時(shí)鐘頻率的應(yīng)用場(chǎng)景中尤為重要，如通信系統(tǒng)中的頻率跳變、測(cè)試設(shè)備中的時(shí)鐘校準(zhǔn)等。

在Seal 系列FPGA中，動(dòng)態(tài)調(diào)頻功能通過(guò)WISHBONE數(shù)據(jù)總線實(shí)現(xiàn)。用戶可以通過(guò)編程方式動(dòng)態(tài)調(diào)整PLL的分頻系數(shù)，從而改變輸出時(shí)鐘的頻率。這一過(guò)程無(wú)需對(duì)FPGA工程進(jìn)行反復(fù)編譯和配置，大大提高了開(kāi)發(fā)效率。

WISHBONE數(shù)據(jù)總線時(shí)序

通過(guò)配置PLL的動(dòng)態(tài)調(diào)頻功能，用戶可以根據(jù)系統(tǒng)需求實(shí)時(shí)調(diào)整時(shí)鐘頻率。例如，在無(wú)線通信系統(tǒng)中，可以根據(jù)信道切換的需求動(dòng)態(tài)調(diào)整本地振蕩器的頻率，實(shí)現(xiàn)快速頻率跳變。

No.4展頻功能應(yīng)用

展頻時(shí)鐘（Spread Spectrum Clocking, SSC）技術(shù)是一種通過(guò)動(dòng)態(tài)調(diào)整時(shí)鐘頻率來(lái)降低電磁干擾（EMI）的方法。它將時(shí)鐘信號(hào)的頻譜能量分散到一定的頻率范圍內(nèi)，從而降低在單一頻點(diǎn)上的峰值能量，減少電磁干擾。

例如，在智多晶的SA5Z- 30 FPGA中，展頻功能通過(guò)PLL的精準(zhǔn)分頻和動(dòng)態(tài)配置實(shí)現(xiàn)。用戶可以通過(guò)編程方式動(dòng)態(tài)調(diào)整PLL參數(shù)，從而改變輸出時(shí)鐘的頻率。通過(guò)周期性地調(diào)整這些參數(shù)，可以實(shí)現(xiàn)時(shí)鐘信號(hào)的展頻效果，可以有效降低時(shí)鐘信號(hào)的電磁干擾，提高系統(tǒng)的電磁兼容性。在高性能計(jì)算系統(tǒng)中，可以通過(guò)展頻技術(shù)減少時(shí)鐘信號(hào)對(duì)其他敏感電路的干擾，提高系統(tǒng)的整體穩(wěn)定性。

沒(méi)有啟動(dòng)SSC功能時(shí)，對(duì)125 MHz時(shí)鐘信號(hào)進(jìn)行測(cè)試，此時(shí)看示波器FFT圖，可以看出時(shí)鐘頻率在125 MHz集中，容易產(chǎn)生電磁干擾（EMI）的風(fēng)險(xiǎn)。

未啟動(dòng)展頻信號(hào)測(cè)試

SSC功能打開(kāi)，測(cè)試展頻后的125 MHz時(shí)鐘信號(hào)，查看FFT圖，時(shí)鐘頻率分散在125 MHz附近，從而降低了電磁干擾（EMI）的風(fēng)險(xiǎn)。

啟動(dòng)展頻信號(hào)測(cè)試

No.5結(jié)論

PLL技術(shù)在FPGA中的動(dòng)態(tài)調(diào)頻與展頻功能應(yīng)用為現(xiàn)代電子系統(tǒng)設(shè)計(jì)提供了強(qiáng)大的支持。通過(guò)靈活配置PLL參數(shù)，用戶可以實(shí)現(xiàn)實(shí)時(shí)調(diào)整時(shí)鐘頻率和降低電磁干擾的目標(biāo)，滿足復(fù)雜系統(tǒng)對(duì)時(shí)鐘資源的高要求。隨著技術(shù)的不斷發(fā)展，PLL技術(shù)將在更多領(lǐng)域發(fā)揮重要作用，推動(dòng)電子系統(tǒng)的性能提升和創(chuàng)新發(fā)展。

本文基于西安智多晶微電子有限公司提供的《AN05104_SA5Z-30 SA5Z-30 PLL展頻功能應(yīng)用指導(dǎo)》和《AN05001_Seal 5000 FPGA PLL動(dòng)態(tài)調(diào)頻應(yīng)用指導(dǎo)》兩篇技術(shù)文檔編寫(xiě)，技術(shù)文檔可在智多晶微電子有限公司官網(wǎng)進(jìn)行查閱。希望本文能對(duì)您在FPGA設(shè)計(jì)和開(kāi)發(fā)中有所幫助。如果對(duì)PLL在FPGA中的使用有疑問(wèn)，歡迎咨詢西安智多晶微電子有限公司的技術(shù)支持團(tuán)隊(duì)！