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如何基于Altera Agilex 7 SoC FPGA實現(xiàn)高精度時間同步

英特爾FPGA ? 來源:英特爾FPGA ? 2025-06-07 14:45 ? 次閱讀
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精確的時間同步是當(dāng)今無線接入網(wǎng) (RAN) 性能和穩(wěn)定性的基石。無論是協(xié)作多點 (CoMP) 傳輸、低時延調(diào)度,還是基站間同步,無線基礎(chǔ)設(shè)施都高度依賴于精確的頻率與相位對齊。

過去,無線 RAN 時間同步需通過全球?qū)Ш叫l(wèi)星系統(tǒng) (GNSS)、精確時間協(xié)議 (PTP) 和同步以太網(wǎng) (SyncE) 協(xié)議來實現(xiàn)。然而,當(dāng) GNSS 信號因城市峽谷效應(yīng)、室內(nèi)部署、干擾或欺騙攻擊而中斷時,系統(tǒng)需要切換至保持模式 (holdover),這往往會導(dǎo)致準(zhǔn)確性下降、抖動加劇和服務(wù)中斷等多重問題。

AI 增強(qiáng)型保持模式:

利用機(jī)器學(xué)習(xí)預(yù)測時鐘漂移

Altera 創(chuàng)新地引入了由 AI 驅(qū)動的時間保持,通過采用經(jīng)過訓(xùn)練的多層感知器 (MLP) 和長短期記憶 (LSTM) 神經(jīng)網(wǎng)絡(luò),可實時識別并預(yù)測時鐘漂移模式。這些模型可以直接部署于 Agilex 7 SoC FPGA 上,從而可在 GNSS 信號丟失時以更低時延進(jìn)行調(diào)整。 通過基于環(huán)境行為學(xué)習(xí)動態(tài)調(diào)整數(shù)字鎖相環(huán) (DPLL),這種方法能夠:

在 GNSS 信號中斷期間維持穩(wěn)定的頻率同步;

給功耗與維護(hù)需求帶來高達(dá) 90% 的降幅;

根據(jù)溫度、電壓及振蕩器老化導(dǎo)致的漂移而進(jìn)行調(diào)整;

為新一代 RAN 部署提供更精準(zhǔn)的實時時鐘校正。

助力開放與邊緣 RAN 提升彈性

這款解決方案基于 MATLAB 開發(fā),通過 Altera 的 FPGA AI 套件、QuartusPrime 軟件及 PTP Servo IP 實現(xiàn),并經(jīng)過多日漂移模擬驗證和環(huán)境變量壓力測試。即使在非理想部署環(huán)境下,也能持續(xù)提供穩(wěn)定的時間同步彈性,非常適合開放 RAN、5G 專網(wǎng)及遠(yuǎn)程邊緣部署等 GNSS 信號無法保障的場景。

FPGAi:精準(zhǔn)部署智能技術(shù)

隨著網(wǎng)絡(luò)向邊緣進(jìn)一步延伸,時間同步方面的挑戰(zhàn)也日益動態(tài)多變,F(xiàn)PGAi 讓系統(tǒng)架構(gòu)師能夠?qū)⒅悄芗夹g(shù)嵌入到硬件中,以實現(xiàn)自主適應(yīng)。這種 AI 原生同步解決方案很好地體現(xiàn)了可編程邏輯與神經(jīng)推理如何協(xié)同工作,以提升 RAN 可靠性并降低總體擁有成本 (TCO)。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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原文標(biāo)題:當(dāng) AI 遇見無線 RAN:如何基于 Altera Agilex? 7 SoC FPGA 實現(xiàn)高精度時間同步?

文章出處:【微信號:英特爾FPGA,微信公眾號:英特爾FPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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