文章來(lái)源：學(xué)習(xí)那些事

原文作者：前路漫漫

本文介紹了硅晶圓揀選測(cè)試需要進(jìn)行直流特性測(cè)試、輸出驅(qū)動(dòng)能力驗(yàn)證、功能邏輯驗(yàn)證。

概述

硅晶圓揀選測(cè)試作為半導(dǎo)體制造流程中的關(guān)鍵質(zhì)量控制環(huán)節(jié)，旨在通過(guò)系統(tǒng)性電氣檢測(cè)篩選出功能異常的芯片。該測(cè)試體系主要包含直流特性分析、輸出驅(qū)動(dòng)能力驗(yàn)證和功能邏輯驗(yàn)證三大核心模塊，各模塊依據(jù)器件物理特性與功能需求設(shè)計(jì)了差異化的檢測(cè)方法與技術(shù)路徑。

直流特性測(cè)試

直流測(cè)試聚焦于芯片基本電學(xué)連接性與靜態(tài)漏電特性的量化評(píng)估，其核心檢測(cè)項(xiàng)包括通路連續(xù)性、端口間短路 / 開(kāi)路狀態(tài)判定以及泄漏電流閾值監(jiān)測(cè)。在測(cè)試執(zhí)行前，需通過(guò)探針卡校準(zhǔn)程序完成物理連接性預(yù)驗(yàn)證 —— 利用高精度阻抗測(cè)量設(shè)備，逐一對(duì)探針針尖與芯片壓點(diǎn)（Bond Pad）的接觸電阻進(jìn)行掃描。對(duì)于 28 nm 及以上工藝，接觸阻抗需控制在 100 mΩ 以下；14 nm 及以下先進(jìn)工藝因壓點(diǎn)尺寸縮小至 50 μm 以下，接觸阻抗要求提升至 10 mΩ 以內(nèi)，以避免接觸不良導(dǎo)致的測(cè)試誤判。

在通斷性檢測(cè)環(huán)節(jié)，采用恒壓源 - 電流表（V-I）測(cè)試架構(gòu)：對(duì)被測(cè)兩端口施加 1 V 直流偏壓，串聯(lián) 1mA 限流電阻形成測(cè)試回路。若回路電流大于 1 mA（等效電阻 <1 kΩ），判定為短路；若電流小于 1 μA（等效電阻> 1 MΩ），則判定為開(kāi)路。針對(duì)深亞微米器件的柵極漏電流（IGSS）與襯底漏電流（ISUB），需使用皮安計(jì)在器件截止態(tài)下進(jìn)行精準(zhǔn)測(cè)量：以 28 nm CMOS 反相器為例，施加 VDD=1.8 V、輸入接地時(shí)，輸出端漏電流典型合格閾值為 < 10 nA；而 10 nm FinFET 器件因柵氧厚度減薄至 1.2 nm，漏電流控制標(biāo)準(zhǔn)嚴(yán)格至 < 100 pA，以滿足低功耗設(shè)計(jì)要求。

輸出驅(qū)動(dòng)能力驗(yàn)證

輸出檢查模塊通過(guò)模擬實(shí)際負(fù)載工況，對(duì)集成電路的邏輯電平驅(qū)動(dòng)能力進(jìn)行功能性驗(yàn)證，不同邏輯族器件遵循差異化的測(cè)試標(biāo)準(zhǔn)：

TTL 電平器件：輸出低電平時(shí)（VOL 測(cè)試）,灌入 8 mA 灌電流,要求 VOL≤0.4 V；輸出高電平時(shí)（VOH 測(cè)試），拉出 2 mA 拉電流，要求 VOH≥2.4 V。

CMOS 電平器件：VOH 典型值≥VDD-0.1 V，VOL 典型值≤GND+0.1 V，驅(qū)動(dòng)能力由輸出級(jí)晶體管寬長(zhǎng)比（W/L）決定 ——PMOS 管 W/L 影響灌電流能力，NMOS 管 W/L 決定拉電流能力。以 PCIe 5.0 接口芯片為例，為滿足 8 GT/s 數(shù)據(jù)速率與 50 Ω 負(fù)載驅(qū)動(dòng)需求，其輸出級(jí) NMOS 管寬長(zhǎng)比通常設(shè)計(jì)為 1500:1 以上。

通過(guò)階梯式電流掃描（電流步長(zhǎng) 1 mA）繪制輸出電壓 - 電流特性曲線，可評(píng)估器件在過(guò)載條件下的穩(wěn)定性。當(dāng)負(fù)載電流超過(guò)額定值 20% 時(shí)，需重點(diǎn)監(jiān)測(cè)輸出電壓是否突破規(guī)格閾值，確?？偩€驅(qū)動(dòng)芯片在復(fù)雜信號(hào)環(huán)境下的可靠性。

功能邏輯驗(yàn)證

功能測(cè)試通過(guò)構(gòu)建全場(chǎng)景邏輯激勵(lì) - 響應(yīng)模型，實(shí)現(xiàn)對(duì)電路功能完整性與時(shí)序正確性的深度驗(yàn)證。對(duì)于含 N 個(gè)輸入端口的組合邏輯電路，理論窮舉測(cè)試需 2^N 個(gè)向量，實(shí)際借助 Synopsys TetraMAX 等 ATPG 工具，通過(guò)故障優(yōu)先級(jí)排序與冗余向量剔除算法，可將向量集壓縮至 100-500 個(gè)，同時(shí)實(shí)現(xiàn)≥95% 的 Stuck-at 故障覆蓋率，并生成故障字典用于失效定位。

(1)數(shù)字電路動(dòng)態(tài)測(cè)試

動(dòng)態(tài)功能測(cè)試首先要有測(cè)試圖形，再經(jīng)過(guò)時(shí)鐘脈沖信號(hào)φ控制而形成一定格式的輸入測(cè)試信號(hào)，這些信號(hào)通過(guò)管腳驅(qū)動(dòng)器送到被測(cè)器件的輸入端。與此同時(shí)，被測(cè)器件的輸出信號(hào)受高、低電平(VOE、VoL)比較器的檢驗(yàn)，判斷是否滿足產(chǎn)品規(guī)范的要求;然后受選通脈沖中的控制而與預(yù)期輸出圖形比較，判斷邏輯關(guān)系是否正確。最后，決定被測(cè)器件是否合格。

如果功能測(cè)試完全按照參數(shù)規(guī)范設(shè)置的定時(shí)信號(hào)(時(shí)鐘脈沖和選通脈沖)和電平基準(zhǔn)，而且在最高極限頻率下進(jìn)行，則被測(cè)器件通過(guò)動(dòng)態(tài)測(cè)試時(shí)它的動(dòng)態(tài)參數(shù)必然符合規(guī)范要求。

(2)存儲(chǔ)器可靠性測(cè)試

存儲(chǔ)器通常由地址譯碼器、存儲(chǔ)陣列、輸入緩沖器、輸出驅(qū)動(dòng)器和讀出放大器等功能模塊構(gòu)成。其常見(jiàn)故障可歸納為以下六類典型模式：

① 地址多選故障：?jiǎn)蝹€(gè)地址信號(hào)觸發(fā)時(shí)，多個(gè)存儲(chǔ)單元被同時(shí)選中，通常由地址譯碼器晶體管短路或版圖布局缺陷導(dǎo)致；

② 地址失效故障：部分存儲(chǔ)單元無(wú)法通過(guò)任何地址訪問(wèn)，多因地址線開(kāi)路、譯碼器邏輯失效或存儲(chǔ)單元晶體管燒毀引發(fā)；

③ 內(nèi)容固定故障：存儲(chǔ)單元數(shù)據(jù)寫(xiě)入后無(wú)法更新，表現(xiàn)為無(wú)論輸入何種信號(hào)，讀出值始終為固定邏輯電平（“0” 或 “1”），根源可能是存儲(chǔ)電容永久性漏電或晶體管柵極氧化層擊穿；

④ 單元串?dāng)_故障：某存儲(chǔ)單元的數(shù)據(jù)翻轉(zhuǎn)通過(guò)寄生電容耦合至相鄰單元，導(dǎo)致非目標(biāo)單元邏輯狀態(tài)異常，尤其在高密度存儲(chǔ)陣列中因單元間距縮小而更易發(fā)生；

⑤ 讀后恢復(fù)延遲故障：讀出放大器在連續(xù)讀取長(zhǎng)串相同數(shù)據(jù)后，無(wú)法快速切換至相反邏輯的讀取狀態(tài)，通常與放大器動(dòng)態(tài)失調(diào)或反饋回路響應(yīng)速度不足相關(guān)；

⑥ 寫(xiě)后恢復(fù)延遲故障：寫(xiě)周期后立即執(zhí)行讀操作時(shí)，取數(shù)時(shí)間顯著延長(zhǎng)，在讀 / 寫(xiě)共用數(shù)據(jù)線的架構(gòu)中，因總線切換延遲和電荷再平衡過(guò)程，該現(xiàn)象更為明顯。

從故障特性可劃分為兩大類別：

硬故障：故障表現(xiàn)與環(huán)境溫度、電源電壓波動(dòng)及輸入信號(hào)時(shí)序無(wú)關(guān)，具有永久性和確定性。例如存儲(chǔ)單元固定型故障、地址線短路等，可通過(guò)直流測(cè)試或基礎(chǔ)功能測(cè)試直接定位。

軟故障：僅在溫度極值、電源電壓臨界閾值或輸入時(shí)序邊界條件下顯現(xiàn)，常規(guī)工作條件下器件功能正常。典型場(chǎng)景包括高溫下的存儲(chǔ)單元漏電加劇、電壓跌落導(dǎo)致的邏輯翻轉(zhuǎn)閾值偏移等，需結(jié)合環(huán)境應(yīng)力測(cè)試與動(dòng)態(tài)功能測(cè)試進(jìn)行暴露。

常用的測(cè)試圖形

常用測(cè)試圖形有以下三種：

1. N1型測(cè)試圖形

2. N2型測(cè)試圖形

3. N3/2型測(cè)試圖形

測(cè)試圖形技術(shù)體系

一．線性復(fù)雜度圖形（O (N)）：量產(chǎn)初篩

全 “0”/ 全 “1” 圖形：順序?qū)懭雴我粩?shù)據(jù)并讀取比對(duì)，快速檢測(cè)存儲(chǔ)單元固定型故障。該圖形對(duì)晶體管源漏短路、位線金屬橋接等硬故障的檢測(cè)覆蓋率達(dá) 80%，廣泛應(yīng)用于嵌入式 SRAM 的內(nèi)建自測(cè)試（BIST）與 NOR Flash 的塊初始化驗(yàn)證。

測(cè)試序列長(zhǎng)度:(2N)x2，全“0”和全“1”各一次，共(4N)次操作）。

棋盤(pán)格圖形：相鄰單元交替寫(xiě)入 “0” 和 “1”，利用存儲(chǔ)單元電容（40-60 fF）與位線寄生電容（800 fF-1.2 pF）的分壓效應(yīng)檢測(cè)串?dāng)_。當(dāng)單元電容與位線電容比值 < 1:20 時(shí)，相鄰單元數(shù)據(jù)翻轉(zhuǎn)會(huì)導(dǎo)致目標(biāo)單元電壓波動(dòng)超過(guò)閾值電壓的 15%，觸發(fā)數(shù)據(jù)錯(cuò)誤，該圖形可有效識(shí)別金屬層間距不足（<0.15 μm）引發(fā)的耦合噪聲。但地址故障檢測(cè)仍不充分。

測(cè)試序列長(zhǎng)度：2Nx2， “0-1”和“1-0”交替模式各一次，共( 4N ) 次操作）。

齊步圖形（March C 算法）：執(zhí)行 “全寫(xiě) 0→逐讀 0 寫(xiě) 1→全讀 1 寫(xiě) 0→反向操作” 流程，檢測(cè)地址譯碼器偏移故障（如地址 i 誤選 i+1 單元）。該圖形對(duì)譯碼器晶體管閾值電壓漂移（ΔVth>100 mV）導(dǎo)致的地址誤判具有 100% 檢測(cè)覆蓋率。

測(cè)試序列長(zhǎng)度:(N+2N+2N)x2=(5N) x 2

二、平方復(fù)雜度圖形（O (N2)）：研發(fā)級(jí)深度檢測(cè)

這類測(cè)試圖形的長(zhǎng)度與存儲(chǔ)單元數(shù) N 的 2 次方成正比。這類圖形能同時(shí)檢測(cè)地址和數(shù)據(jù)兩方面的故障，主要用于檢測(cè)存儲(chǔ)單元之間的干擾。

走步圖形：全寫(xiě) “0” 后，逐次將基準(zhǔn)單元寫(xiě) “1” 并掃描全陣列，檢測(cè)位線粘連故障 —— 若字線驅(qū)動(dòng)晶體管因柵極氧化層厚度不均（偏差 > 15%）導(dǎo)致導(dǎo)通電阻異常，基準(zhǔn)單元寫(xiě)操作會(huì)通過(guò)寄生電容耦合至相鄰位線，引發(fā)整列數(shù)據(jù)異常。某 1Gb DDR3 存儲(chǔ)器實(shí)測(cè)中，該圖形定位到字線氧化層厚度從標(biāo)準(zhǔn) 20 nm 減薄至 17 nm 處的跨單元干擾，對(duì)應(yīng)漏電流超標(biāo) 3 倍。

圖形測(cè)試序列長(zhǎng)度為：[N+ (1+ N + 1)N] x 2 = (N2+3N) x 2

跳步圖形：在走步圖形基礎(chǔ)上，對(duì)非基準(zhǔn)單元執(zhí)行三次讀?。≧j1→Rj2→Rj3），通過(guò)一致性驗(yàn)證識(shí)別動(dòng)態(tài)噪聲故障。測(cè)試設(shè)備需滿足時(shí)鐘抖動(dòng) < 1 ps、電壓噪聲 < 5 mV 的精度，以捕捉讀出放大器回踢噪聲（典型幅值 10 mV，持續(xù)時(shí)間 2 ns）對(duì)數(shù)據(jù)穩(wěn)定性的影響，適用于 DDR4 存儲(chǔ)器的時(shí)序邊界測(cè)試（如 tAC=8 ns）。

圖形測(cè)試序列長(zhǎng)度為：{N+[3(N - 1) + 2]N} x 2 = 3N2x2

跳步寫(xiě)恢復(fù)圖形：固定基準(zhǔn)單元為 “0”，逐一對(duì)其他單元寫(xiě) “1” 并實(shí)時(shí)讀取基準(zhǔn)單元，驗(yàn)證寫(xiě)操作干擾。在汽車(chē)級(jí) eMMC 測(cè)試中，結(jié)合 125 ℃高溫與 VDD=3.6 V（+20% 過(guò)壓）應(yīng)力，該圖形可加速襯底耦合噪聲導(dǎo)致的基準(zhǔn)單元翻轉(zhuǎn)，漏檢率控制在 0.01% 以下。

圖形測(cè)試序列長(zhǎng)度：[N +6(N -l)N] x2= (6N2-5N) x2

三、N3/2復(fù)雜度圖形：大容量存儲(chǔ)器效率優(yōu)化

隨著存儲(chǔ)器容量的不斷增大 ， N2 型測(cè)試圖形的測(cè)試時(shí)間太長(zhǎng)。為了減少測(cè)試時(shí)間，人們又開(kāi)發(fā)了測(cè)試序列長(zhǎng)度與存儲(chǔ)單元 N 的 3/2 次方成正比的 N3/2型測(cè)試圖形。

正交走步圖形：將 N=R×C 的存儲(chǔ)矩陣分解為行 / 列獨(dú)立掃描，利用存儲(chǔ)器頁(yè)模式（Page Mode）減少行激活次數(shù)。以 16 Gb DDR4(8Bank,<4096Row,1024Column）為例，測(cè)試序列長(zhǎng)度從 O (N2)=16 GB2 降至 O (N√N(yùn))=16 GB×√16 GB=16GB×4096，操作次數(shù)減少 99.96%，測(cè)試時(shí)間從 1.2 秒縮短至 65 ms。

測(cè)試序列長(zhǎng)度:{3N + [(2N1/2-1) +2]N} x 2 = (2N3 / 2+4N) x 2

對(duì)角線走步圖形：聚焦主對(duì)角線單元（i=j），該區(qū)域因高頻訪問(wèn)易發(fā)生疲勞失效。在 8 層 HBM3 存儲(chǔ)器中，擴(kuò)展至三維空間測(cè)試同地址跨層單元，考慮 TSV 寄生參數(shù)（電容 50 fF / 個(gè)，電阻 15 Ω/ 個(gè)），需在測(cè)試向量中加入 200 mV 的驅(qū)動(dòng)電壓補(bǔ)償，以抵消層間耦合導(dǎo)致的信號(hào)衰減。

圖形測(cè)試序列長(zhǎng)度為:[N+(N + 2)N1/2]x 2 = (N3/ 2+ N + 2N1/2) x 2

新興測(cè)試技術(shù)

三維分層測(cè)試技術(shù)（成熟度 TRL 8）：針對(duì) HBM3 等 3D 堆疊存儲(chǔ)器，開(kāi)發(fā)基于 XYZ 三維地址映射的測(cè)試圖形，通過(guò)多通道探針卡（通道間距 100 μm，同步精度 ±3 ps）實(shí)現(xiàn) 8 層 Die 同步激勵(lì)。實(shí)測(cè)表明，該技術(shù)將層間串?dāng)_故障檢測(cè)效率提升 5 倍，已應(yīng)用于 12 層堆疊的 HBM2e 器件測(cè)試，漏檢率從 0.5% 降至 0.05%。

機(jī)器學(xué)習(xí)優(yōu)化圖形（TRL 7）：利用歷史故障數(shù)據(jù)訓(xùn)練神經(jīng)網(wǎng)絡(luò)，動(dòng)態(tài)生成針對(duì)特定工藝缺陷的測(cè)試向量。例如，針對(duì) 7 nm FinFET 工藝的隨機(jī)柵極隧穿效應(yīng)，生成的測(cè)試圖形包含高頻翻轉(zhuǎn)（>1 GHz）與電壓邊沿掃描序列，相比傳統(tǒng) ATPG 工具，故障檢測(cè)時(shí)間縮短 40%，覆蓋率提升 3%。

光子輔助測(cè)試（TRL 6）：采用硅光探針（波長(zhǎng) 1310 nm，調(diào)制速率 25 Gbps）傳輸并行測(cè)試向量，通過(guò)光電轉(zhuǎn)換模塊（損耗 < 2 dB）實(shí)現(xiàn)電信號(hào)加載。該技術(shù)已在 22nm 存儲(chǔ)控制器測(cè)試中驗(yàn)證，相比傳統(tǒng)電子測(cè)試，其信號(hào)完整性提升 20%，但光探針校準(zhǔn)精度（±5 μm）仍需進(jìn)一步優(yōu)化。

?