本文作者：AMD 工程師 Sandy Macnamara

本文講述了AMD UltraScale /UltraScale+ FPGA 原生模式下，異步模式與同步模式的對(duì)比及其對(duì)時(shí)鐘設(shè)置的影響。

在 UltraScale/UltraScale+ 中引入了 RXTX_BITSLICE。該原語(yǔ)用于捕獲和接收 XPIO IOB。建議用戶使用 High-Speed SelectIO (HSSIO) Wizard。UG571詳細(xì)介紹了原語(yǔ)和連接。

例如，在使用源同步時(shí)，為什么 HSSIO Wizard 限制用戶每個(gè) Bank 只能使用 23 個(gè)差分對(duì)？在 UltraScale/UltraScale+ 中源同步有什么要求？我該如何判斷是否需要使用異步模式，還是可以改用源同步模式？

值得探討的首要主題是 UltraScale/UltraScale+ 中的源同步，及其對(duì)時(shí)鐘設(shè)置的影響。

在 UltraScale/UltraScale+ 中使用 HSSIO 或原生模式時(shí)定義源同步

在源同步模式下使用 RXTX_BITSLICE 時(shí)，選通/捕獲（QBC 或 DBC）時(shí)鐘會(huì)通過(guò)半字節(jié)間和字節(jié)間時(shí)鐘設(shè)置，直接布線至 Bank 中的捕獲觸發(fā)器。半字節(jié)間和字節(jié)間時(shí)鐘設(shè)置影響范圍不超過(guò)其所在 Bank。這意味著捕獲時(shí)鐘需以接口速度來(lái)工作（1 Gb/s 捕獲條件下，工作頻率為 500 MHz），并且它具有已知的相位對(duì)齊。捕獲時(shí)鐘可采用邊沿對(duì)齊或中心對(duì)齊與數(shù)據(jù)對(duì)齊。

存儲(chǔ)器接口中的選通（通常稱之為 DQS）會(huì)按數(shù)據(jù)速率隨數(shù)據(jù)一起發(fā)射，并且通常并不會(huì)連續(xù)發(fā)射，它用于在接收側(cè)捕獲數(shù)據(jù)。在 HSSIO/原生模式下，選通是按數(shù)據(jù)速率與數(shù)據(jù)一起發(fā)射的，并且不一定是連續(xù)的。

PLL 的輸入來(lái)自 GC 管腳，如果位于 _QBC_GC 管腳上并且是連續(xù)時(shí)鐘，則可與捕獲時(shí)鐘/選通共享。Bank 的 PLL 會(huì)對(duì)含專用輸出 CLKOUTPHY 的解串器進(jìn)行時(shí)鐘設(shè)置，CLKOUTPHY 只能觸達(dá)其 Bank 內(nèi)的 BITSLICE & BITSLICE_CONTROL。因此，無(wú)法為兩個(gè) Bank 的同一個(gè)時(shí)鐘使用源同步。

總結(jié)

源同步要求捕獲時(shí)鐘按接口速度來(lái)運(yùn)行，并且已知與數(shù)據(jù)的相位關(guān)系，只能在單個(gè) Bank 內(nèi)運(yùn)行。

注釋：?jiǎn)蝹€(gè)接口可以跨多個(gè) Bank，而 HSSIO 有一個(gè)選項(xiàng)，要求每個(gè) Bank 至少一個(gè)捕獲時(shí)鐘/選通。

定義異步模式

如果該接口未按接口速率向每個(gè) Bank 發(fā)送一個(gè)捕獲時(shí)鐘，或者該捕獲時(shí)鐘與接口時(shí)鐘之間不存在已知的相位關(guān)系，則必須將該接口視作為異步。如果存在捕獲時(shí)鐘并且需要跨多個(gè) Bank，則需將其視作為異步。

在某些接口中，會(huì)隨幀時(shí)鐘、字時(shí)鐘或其他并行速率時(shí)鐘發(fā)送數(shù)據(jù)，這表示會(huì)隨數(shù)據(jù)發(fā)送一個(gè)時(shí)鐘，但該時(shí)鐘不可用作為捕獲時(shí)鐘（它需要時(shí)鐘管理器來(lái)進(jìn)行倍率處理）。

該時(shí)鐘需視作為異步。 并且，未隨數(shù)據(jù)一起發(fā)送時(shí)鐘的任意接口同樣如此。

異步時(shí)鐘設(shè)置

在異步模式 (SERIAL_MODE= TRUE) 中，并不會(huì)隨選通一起完成 RX 數(shù)據(jù)的捕獲，PLL CLKOUTPHY 用于對(duì)捕獲觸發(fā)器進(jìn)行時(shí)鐘設(shè)置，并且必須存在用于對(duì)齊時(shí)鐘與數(shù)據(jù)的機(jī)制。XAPP1330包含 CDR 邏輯，可搭配 HSSIO Wizard 使用。

如果您的某個(gè)接口跨多個(gè) Bank，那么每個(gè) Bank 都需要一個(gè) HSSIO Wizard，并且每個(gè) Wizard 都將使用 PLL 來(lái)為每個(gè) Bank 創(chuàng)建一個(gè) CLKOUTPHY。