你聽說過IBIS和AMI嗎？ 如果我們在法國，那么IBIS是一家酒店的名字，AMI則是我對你的稱呼——朋友。

但是如果我們在談?wù)揝erDes設(shè)計領(lǐng)域，那么IBIS和AMI就是對SerDes通道進(jìn)行建模的方式，可以在保證設(shè)計性能的前提下，確保信號成功地在不同芯片之間進(jìn)行傳輸。

然而當(dāng)下，我們的行業(yè)正面臨著巨大的變化，IBIS和AMI的含義需要被更多設(shè)計領(lǐng)域的人了解。DFE均衡（判決反饋均衡）即將被規(guī)定包含在DDR5標(biāo)準(zhǔn)之內(nèi)，這將需要運(yùn)用IBIS + AMI進(jìn)行建模，從而設(shè)計出諸如新一代DIMM、能夠承載DDR5 DRAM的系統(tǒng)。

IBIS

IBIS代表I / O緩沖器信息規(guī)范，創(chuàng)建于20世紀(jì)90年代初。那時，信號完整性問題剛剛開始受到關(guān)注，Quad Design公司制作了第一個成功商業(yè)化的信號完整性工具，包含專有模型和元器件庫。 1993年，Intel公司決定摒棄大量專有元器件庫的方式，邀請包括Cadence在內(nèi)的其它公司進(jìn)行合作，共同制定通用標(biāo)準(zhǔn)。當(dāng)時，Intel正嘗試為全新PCI標(biāo)準(zhǔn)制定驅(qū)動程序要求。此次合作結(jié)果為業(yè)內(nèi)奠定了最初標(biāo)準(zhǔn)——IBIS 1.1。該標(biāo)準(zhǔn)涵蓋了上拉和下拉晶體管及其轉(zhuǎn)換時間、鉗位二極管（用于壓制反射）以及封裝引腳模型（包括電感、電阻和電容）；無論有沒有驅(qū)動晶體管，輸入模型也將是相同的。IBIS 2.1版本在1994年成為ANSI / EIA標(biāo)準(zhǔn)，自此之后便進(jìn)一步發(fā)展著。

均衡

理想化的輸入比特流是一個完美的方波。 由于通道在不同頻率存在不同程度的衰減，到達(dá)接收器的信號則會非常失真。因此，輸入信號里的時鐘和數(shù)據(jù)就必須被重新恢復(fù)。

多種形式的均衡皆可用于應(yīng)對通道中的信號損失。在信號發(fā)送端，預(yù)加重或去加重可以補(bǔ)償通道損失。例如，預(yù)加重通常會增強(qiáng)信號的高頻分量以彌補(bǔ)通道將會減弱大部分信號的事實。通道本身由封裝引腳和電路板走線組成，因而無法對其進(jìn)行任何主動改變，而被動效應(yīng)則需要建模。

在信號接收端，自動增益控制（AGC）首先將輸入信號提高到足以檢測到的強(qiáng)度，連續(xù)時間線性均衡（CLTE）再對符號間的干擾（在相鄰兩位數(shù)據(jù)之間）進(jìn)行消除。而真正智能的技術(shù)（以及大部分區(qū)域和電源）則在于時鐘數(shù)據(jù)恢復(fù)（CDR），CDR從輸入的模擬信號中重新生成時鐘；以及判決反饋均衡（DFE），DFE使用FIR濾波器，并自適應(yīng)調(diào)整抽頭系數(shù)。這一技術(shù)方法需要良好穩(wěn)定的信號，因此AGC和CTLE被放置在接收器的前端。

綠色高斯函數(shù)表示CDR導(dǎo)出時鐘轉(zhuǎn)換的位置，紅色高斯函數(shù)則表示1電壓和0電壓的分布狀況（二者單獨分布）。

只要重新恢復(fù)的時鐘的中點接近眼睛的中心，并且DFE使兩個紅色峰值保持分離又緊密相連的狀態(tài)——這意味著它能夠正確辨別出電壓值1和0之間的b0，圖示中間的眼睛就會打開。顯然，如果時鐘恢復(fù)漂移得太遠(yuǎn)，或者0和1電壓過于接近——即使只是偶爾才會出現(xiàn)如此狀況——比特誤碼則會產(chǎn)生，而眼睛也將關(guān)閉（當(dāng)數(shù)百萬信號重疊時）。

AMI

AMI，算法建模接口，是為實現(xiàn)更好地通道建模而在2007年對IBIS進(jìn)行的擴(kuò)展。Cadence在推動AMI標(biāo)準(zhǔn)化流程方面處于領(lǐng)先地位。 AMI中的“算法”是指它是可執(zhí)行代碼（可以用任何語言編寫，C語言最為典型），并與傳統(tǒng)的IBIS電路級模型共同工作。通過使用編譯代碼，而不是像IBIS這樣的文本文件，AMI允許用戶更深入地訪問片上技術(shù)而無須擔(dān)心泄露任何“秘密資料”。由于通常發(fā)射端與接收端制造商并不相同，AMI可實現(xiàn)即插即用仿真。

不同于并行鏈路，高速串行鏈路不需要大量引腳并成為了數(shù)據(jù)進(jìn)出芯片和存儲器的主要方式。然而，它卻需要大量的數(shù)據(jù)流量被進(jìn)行仿真，這就是AMI所要解決的問題。而大量數(shù)據(jù)流量需要被仿真的原因有三：

1. 確保鏈路可靠地工作需要創(chuàng)建眼圖（如下圖所示）。為了保證眼圖睜眼則需要仿真大量數(shù)據(jù)，一方面確保信號總是遠(yuǎn)低于或高于眼睛，另一方面確保重新生成的時鐘精準(zhǔn)到足以使中點位于眼睛的中心。

2. 串行鏈路的主要特點是誤碼率（BER），其在10-12或10-16的情況下可為1。使用SPICE也許可以仿真幾百位數(shù)據(jù)，但通常而言要獲得精確估計的BER則需要仿真一百萬位數(shù)據(jù)。

3. 數(shù)千兆位SerDes使用自適應(yīng)均衡，而不是“一勞永逸”的初次設(shè)置事后不管的均衡方式。在均衡穩(wěn)定和鎖定之前需要大量的數(shù)據(jù)流量，而這一切發(fā)生在傳輸任何實際流量開始之前。自適應(yīng)均衡在每千位數(shù)據(jù)左右進(jìn)行一次調(diào)整：使時鐘再生從而保持眼睛居中，同時盡量將峰值分布在通過接收端的0和1上以使它們保持良好分離（并盡量保持較窄的分布距離，以避免信號有時會使眼睛縮小的情況）。

十年以來，數(shù)據(jù)速率已從2.5 Gbps提高到25 Gbps，并且將很快提高到120 Gbps。 隨著未來的設(shè)計水平不斷提高，400 Gbps甚至1 Tbps（1000Gbps）的數(shù)據(jù)速率指日可待。信號編碼已經(jīng)從單眼發(fā)展到多眼PAM4，這就對設(shè)計精度提出了更高的要求。

基本要求是需要用非常快速和精確的均衡模型來仿真非常大的比特流。 AMI可以完全滿足此項要求。

串行鏈路的信號完整性分析由三個階段組成：首先表征通道，然后執(zhí)行大比特流通道仿真，最后對輸出進(jìn)行后處理以檢查睜眼情況和BER值。

表征通道由脈沖響應(yīng)實現(xiàn)。 輸入一個階躍信號，并使用電路仿真器獲得階躍響應(yīng)，進(jìn)而推導(dǎo)出脈沖響應(yīng)并捕獲驅(qū)動器和接收器之間的任何互連行為。

通過將脈沖響應(yīng)與比特流卷積產(chǎn)生原始波形，實現(xiàn)通道仿真。即使在進(jìn)行復(fù)雜的自適應(yīng)均衡時，數(shù)百萬位數(shù)據(jù)的仿真也可以在幾分鐘內(nèi)完成。上圖展示了這些部分的聯(lián)系。

DDR5

正如前文所言，預(yù)計在今年夏季發(fā)布的DDR5標(biāo)準(zhǔn)中，DFE功能將被正式規(guī)定包含在DRAM中。這意味著你將急需一個AMI模型。 你打算怎么做？你是否在考慮有沒有比打開文本編輯器進(jìn)行編碼更簡單的方法？