摘 要：CMOS工藝發(fā)展到深亞微米階段，芯片的靜電放電（ESD）保護(hù)能力受到了更大的限制。因此，需要采取更加有效而且可靠的ESD保護(hù)措施?；诟倪M(jìn)的SCR器件和STFOD結(jié)構(gòu)，本文提出了一種新穎的全芯片ESD保護(hù)架構(gòu)，這種架構(gòu)提高了整個(gè)芯片的抗ESD能力，節(jié)省了芯片面積，達(dá)到了對(duì)整個(gè)芯片提供全方位ESD保護(hù)的目的。

　　1 引言

　　靜電放電保護(hù)對(duì)于深亞微米設(shè)計(jì)來(lái)說(shuō)，由于柵氧薄、溝道短、源漏結(jié)淺再加上輕摻雜漏（LDD）以及硅化物擴(kuò)散等工藝，使得傳統(tǒng)的ESD保護(hù)電路保護(hù)能力降低。所以深亞微米CMOS IC的ESD保護(hù)變得更加困難。在考慮提高IC ESD保護(hù)能力的同時(shí)，又要盡可能減少保護(hù)電路所占的版圖面積，這在多管腳CMOS電路中，問題尤為突出。

　　傳統(tǒng)上，為加強(qiáng)ESD保護(hù)能力，大都僅在輸入PAD附近做上ESD保護(hù)電路。大量的實(shí)驗(yàn)結(jié)果表明，即使在輸入與輸出PAD上已有適當(dāng)?shù)腅SD保護(hù)電路，仍然出現(xiàn)CMOS IC的內(nèi)部電路因ESD測(cè)試而發(fā)現(xiàn)異常的損傷問題。因此，ESD的保護(hù)設(shè)計(jì)必須要注意全芯片（whole-chip）保護(hù)架構(gòu)的設(shè)計(jì)，才能夠真正避免內(nèi)部電路發(fā)生異常損傷的問題。

　　ESD事件可以在CMOS芯片上各種引腳（輸入PAD、輸出PAD、VDD和VSS）之間以各種組合隨機(jī)發(fā)生，所以，在CMOS芯片各PAD外圍都必須有相應(yīng)的ESD保護(hù)電路，而且該保護(hù)電路對(duì)各種可能發(fā)生的ESD組合都要有很好的保護(hù)作用。另一方面，輸入輸出PAD之間的ESD事件時(shí)常會(huì)發(fā)生ESD電壓轉(zhuǎn)而跨在VDD與VSS電源線之間，造成IC內(nèi)部電路損傷導(dǎo)致VDD對(duì)VSS的漏電增加，甚至永久短路。在深亞微米CMOS IC中，這種破壞現(xiàn)象尤其常見。

　　針對(duì)這些問題，結(jié)合實(shí)際工作，本文以改進(jìn)的SCR器件和STFOD結(jié)構(gòu)為基礎(chǔ)，提出了一種新穎的全芯片ESD保護(hù)架構(gòu)，這種架構(gòu)不僅提高了整個(gè)芯片的抗ESD能力，而且節(jié)省了芯片面積，達(dá)到了對(duì)整個(gè)芯片提供全方位ESD保護(hù)的目的。

　　2 互補(bǔ)式LVTSCR器件在輸入級(jí)ESD保護(hù)電路中的應(yīng)用

　　2．1 ESD應(yīng)力模式

　　ESD電壓對(duì)于VDD和VSS節(jié)點(diǎn)來(lái)說(shuō)可以分別是正或負(fù)極，所以對(duì)每個(gè)管腳來(lái)說(shuō)，都有四種ESD應(yīng)力模式。

　?。?）PS-mode（Pin-to-VSS正極性）：VSS腳接地，正的ESD電壓出現(xiàn)在該I／O腳對(duì)VSS腳放電時(shí)，此時(shí)VDD與其他腳懸空。

　?。?）Ns-mode（Pin-to-VSS負(fù)極性）：VSS腳接地，負(fù)的ESD電壓出現(xiàn)在該I／O腳對(duì)VSS腳放電時(shí)，此時(shí)VDD與其他腳懸空。

　?。?）PD-mode（Pin-to-VDD正極性）：VDD腳接地，正的ESD電壓出現(xiàn)在該I／O腳對(duì)VDD腳放電時(shí)，此時(shí)VSS與其他腳懸空。

　　（4）ND-mode（Pin-to-VDD負(fù)極性）：VDD腳接地，負(fù)的ESD電壓出現(xiàn)在該I／O腳對(duì)VDD腳放電時(shí)，此時(shí)VSS與其他腳懸空。

　　芯片輸入輸出腳的ESD耐壓度是以以上四種ESD放電組合模式下最低的耐壓值為判定值。先前的ESD保護(hù)設(shè)計(jì)中，LVTSCR器件只被安放在PAD到VSS的放電路徑上，也就是說(shuō)該LVTSCR器件只被用來(lái)提升PS-mode的．ESD保護(hù)能力，不能提供對(duì)PAD全方位的保護(hù)。

　　2．2 互補(bǔ)式LNTSCR在輸出級(jí)：ESD保護(hù)電路中的應(yīng)用

　　在圖1中顯示了一種互補(bǔ)式LVTSCR的靜電放電保護(hù)電路。在該電路中有兩個(gè)LVTSCR器件，其中LVTSCR2被安排在PAD到VSS之間用來(lái)保護(hù)PS-mode的ESD放電，此LVTSCR2是在SCR器件中內(nèi)嵌一NMOS器件而成的；另外有一LVTSCR1器件被安排在PAD到VDD之間，用來(lái)保護(hù)ND-mode的ESD放電，此LVTSCR1器件是在SCR器件內(nèi)嵌一PMOS器件而成的。這LVTSCR1與LVTSCR2正好形成互補(bǔ)式（Complementary）的結(jié)構(gòu)，可以有效地提升該P(yáng)AD的ESD保護(hù)能力。另外NS-mode的ESD放電，被D1二極管旁通掉；PD-mode的ESD放電被D2二極管旁通掉。在圖1所示的互補(bǔ)式LVTSCR ESD保護(hù)電路中，四個(gè)不同的放電組合都被一對(duì)一地保護(hù)著，故可以真正地提供全方位的ESD保護(hù)能力。另外，由于LVTSCRl內(nèi)嵌的PMOS柵極接到VDD，所以LVTSCR1在CMOS IC正常工作情形下是關(guān)閉的，只有當(dāng)ESD放電時(shí)才會(huì)被導(dǎo)通，此LVTSCR1的導(dǎo)通電壓等效于PMOS的驟回?fù)舸⊿nap shoot）電壓（約-10～15V）。試驗(yàn)證明，在較小的面積下，該互補(bǔ)LVTSCR電路能承受更高的ESD電壓（》8000V）

　　3 HINSCR和HIPSCR器件在輸出級(jí)ESD保護(hù)電路中的應(yīng)用

　　圖2所示HINTSCR是將一旁通二極管：Dp2埋入一N型LVTSCR器件而形成的一種高電流低電壓NMOS觸發(fā)的橫向SCR器件，HIPTSCR將一旁通二極管。Dn2埋人一P型的LVTSCR器件中而形成的高電流低電壓PMOS觸發(fā)的橫向SCR器件。這兩個(gè)器件可以與集成電路的輸出級(jí)PMOS器件與NlMOS器件合并在版圖中，以提升該輸出級(jí)的靜電放電保護(hù)能力。此特別埋入的二極管會(huì)分流掉一部份觸發(fā)電流，因此}IINTSCR器件與HIPTSCR器件必須要有更大的外界觸發(fā)電流才會(huì)被觸發(fā)導(dǎo)通，改變二極管在該HINTSCR器件與HIPTSCR器件結(jié)構(gòu)內(nèi)的面積大小即可設(shè)計(jì)出不同觸發(fā)電流的HINTFSCR器件與HIPTSCR器件。HINTSCR器件和HIPTSCR器件的ESD保護(hù)能力與前述互補(bǔ)LVTSCR器件相同，此處不再贅述。值得一提的是，該保護(hù)電路具有極高的抗噪聲干擾能力，因此更適合于輸出級(jí)：ESD保護(hù)電路。圖2是其應(yīng)用在集成電路輸出級(jí)的等效電路圖。

　　4 基于STFOD結(jié)構(gòu)的ESD偵測(cè)電路

　　ESD電壓可能會(huì)發(fā)生在一顆IC的任意兩pin腳之間，因此在ESD測(cè)試標(biāo)準(zhǔn)中有腳對(duì)腳（pin-to-pin）的ESD測(cè)試方法。圖3顯示ESD電流在腳對(duì)腳ESD測(cè)試下的路徑。

　　如圖3所示，一正ESD電壓加到IC的某一輸入腳，而IC的另一輸出腳相對(duì)接地，該ESD電壓在輸入腳上可能通過(guò)ESD保護(hù)二極管Dnl擊穿來(lái)旁通ESD電流到浮接的Vss上，該ESD電流再經(jīng)由輸出腳NMOS的寄生二極管Dn2而流出IC到地去。但是，在Dn1擊穿前，該ESD電流會(huì)先經(jīng)由Dp1對(duì)浮接中的VDD充電，而浮接中的Vss也會(huì)因輸出腳接地而被Dn2偏置在接近地的電壓。因此，發(fā)生在一輸入腳對(duì)另一輸出腳的ESD電壓會(huì)轉(zhuǎn)變成跨在VDD與VSS之間的ESD過(guò)壓應(yīng)力（overstress）。這ESD電流會(huì)隨著VDD與VSS進(jìn)入IC的內(nèi)部電路，造成IC內(nèi)部損傷，而且ESD造成內(nèi)部破壞的地方是一非常隨機(jī)的現(xiàn)象，很難去防范。隨著CMOS工藝發(fā)展到深亞微米階段，IC內(nèi)部器件越縮越小，各種版圖設(shè)計(jì)規(guī)則也越縮越小，這使得IC內(nèi)部電路更易被ESD所破壞。

　　ESD對(duì)IC的放電現(xiàn)象當(dāng)然有可能直接出現(xiàn)在VDD與VSS之間。如圖4所示，在正ESD模式下，ESD電流會(huì)直接經(jīng)由VDD電源線導(dǎo)入IC內(nèi)部，這ESD電壓便會(huì)直接降在IC的內(nèi)部電路上，如果該IC沒有有效且快速的VDD到Vss的ESD保護(hù)電路做在VDD與Vss電源線之間，該IC的內(nèi)部電路將會(huì)遭受極為嚴(yán)重的ESD損傷。因此，要能夠有效地保護(hù)整個(gè)芯片不受ESD破壞，必須要在IC內(nèi)的VDD與VSS電源線之間做一有效的ESD保護(hù)電路。

　　如圖5是一基于襯底觸發(fā)N型厚氧化層器件（sTFOD）ESD偵測(cè)電路。該電路由電阻R、電容C，以及一個(gè)反相器所組成。當(dāng)ESD電壓跨在VDD與Vss之間時(shí)，該ESD偵測(cè)電路會(huì)把STFOD器件導(dǎo)通來(lái)泄流。當(dāng)IC在正常工作情形下，該ESD偵測(cè)電路使sTFOD器件保持關(guān)閉狀態(tài)。雖然sTFOD器件的柵極連接到VDD，但因這種厚氧化層器件的閾值電壓在一般CMOS工藝下都高達(dá)15～20伏特，所以該STFOD器件在IC正常工作情形下不會(huì)被5V以下的VDD所導(dǎo)通。

　　該ESD偵測(cè)工作原理如下

　?。?）ESD情形

　　在靜電放電時(shí)，該STFOD器件會(huì)被導(dǎo)通來(lái)旁通ESD電流。當(dāng)ESD尚未加到VDD與VSS電源線問之前，在VX端點(diǎn)的電壓起始值是0伏特。在靜電放電偵測(cè)電路內(nèi)的R與C的時(shí)間常數(shù)是設(shè)計(jì)在0．1～1．0微秒左右。當(dāng)Vss端接地，而一ESD電壓出現(xiàn)在VDD端時(shí)，由于ESD電壓具有很快的上升速度（其上升時(shí)間約在5～15ns），Vx端的電壓因Rc延遲效應(yīng)無(wú)法跟得上VDD端的ESD電壓上升速度，因此VX端的低電位導(dǎo)致反相器的輸出端VB電壓卜升到高電位。VB端的高電位觸發(fā)導(dǎo)通了STFOD器件的雙極晶體管特性，因而ESD電流便經(jīng)由該STFOD器件而旁通掉。此導(dǎo)通的STFOD器件導(dǎo)致VDD與VSS之間短暫短路，因而可以有效且快速地抑制出現(xiàn)在VDD與VSS之間的ESD高電壓，從而有效地保護(hù)Ic的內(nèi)部電路免受ESD破壞。南于該STFOD器件是通過(guò)襯底觸發(fā)而導(dǎo)通，所以它可在較小的版岡面積下提供較高的ESD電流排放能力，因此可使整個(gè)芯片版圖面積大幅縮小，符合高密度、高集積度的應(yīng)用需求。

　　（2）VDD加電情形

　　由于CMOS IC在正常工作時(shí)，其VDD是偏壓在一同定的電壓（例如5伏特）。但是在加電瞬間，VDD電壓自0伏特逐漸上升到5伏特，這就是一般所謂power-on瞬時(shí)。在這power-on瞬時(shí)，要保持STFOD器件在這power-on情形下仍保持關(guān)閉，但在：ESD放電情形下導(dǎo)通，可通過(guò)RC時(shí)間常數(shù)的設(shè)計(jì)來(lái)達(dá)到此目的。因?yàn)閂DD power-on電壓上升時(shí)間是約1ms左右，但ESD電壓的上升時(shí)間約10ns，因此把ESD偵測(cè)電路的RC時(shí)間常數(shù)設(shè)在0．1～1．0us之間，它便可以分辨出VDD Power-on與ESD）放電兩種不同的工作情形。

　　5 全芯片ESD保護(hù)架構(gòu)

　　ESD保護(hù)電路的安排必須全方位地考慮到ESD測(cè)試的各種組合，因?yàn)橐活wIC的ESD失效閾值定義為整顆IC所有引腳在各種測(cè)試模式下，最低的ESD耐壓值。因此，一個(gè)全芯片ESD保護(hù)電路的安排要如圖6所示，輸入輸出PAD要能夠抑制PS、NS、PD、ND四種模式的靜電放電，另外，VDD到VSS也要有ESD保護(hù)電路。

　　根據(jù)實(shí)際需要，結(jié)合上述各種ESD保護(hù)結(jié)構(gòu)，我們提出了一種新穎的深亞微米CMOS IC全芯片ESD保護(hù)架構(gòu)如圖7。其中，輸入輸出PAD外圍ESD保護(hù)電路都采用改進(jìn)的SCR結(jié)構(gòu)。其中，輸入PAD外圍我們選用基于互補(bǔ)式LVTSCR結(jié)構(gòu)設(shè)計(jì)的ESD保護(hù)電路，考慮對(duì)下級(jí)芯片輸入信號(hào)的影響，輸出PAD上采用抗噪聲能力較強(qiáng)HINSCR和HIPSCR器件。實(shí)測(cè)表明，它們對(duì)發(fā)生在輸入輸出PAD上PS、PD、NS和ND四種模式的ESD都起到了很好的抑制作用。

　　對(duì)于VDD與VSS之間的ESD保護(hù)電路設(shè)計(jì)，一方面，要兼顧內(nèi)部電路版岡設(shè)計(jì)規(guī)則和先進(jìn)的工藝要求，保護(hù)電路在能夠?qū)崿F(xiàn)保護(hù)目的的同時(shí)，還要盡量節(jié)省版圖面積；另一方面，由于電源地線較長(zhǎng)，VDD與VSS上的寄生電阻電容也較大，如果保護(hù)電路的擺放位置離：ESD發(fā)生位置較遠(yuǎn)，其保護(hù)作用就會(huì)因卜述寄生參數(shù)影響而削弱。因此ESD保護(hù)電路在芯片中的布局也同樣重要?；谝圆房紤]我們采用了節(jié)省芯片面積的sTFOD結(jié)構(gòu)ESD偵測(cè)電路，該電路可完全按照內(nèi)部芯片的版岡設(shè)計(jì)規(guī)則設(shè)計(jì)實(shí)現(xiàn)，而且不必增加工藝版次。保護(hù)電路的安放參照了一套現(xiàn)成的ESD布局設(shè)計(jì)規(guī)則，其布局如圖7所示，圍繞電源地線均勻地放在芯片四周，巧妙地避免了電源地線之間寄生參數(shù)的負(fù)面影響。

　　該全芯片ESD防護(hù)設(shè)計(jì)架構(gòu)已實(shí)際地被用來(lái)改善某一IC產(chǎn)品的ESD耐壓能力。該IC產(chǎn)品原本ESD耐壓能力，在輸入／輸出腳對(duì)VDD／VSS ESD放電測(cè)試情形下只能承受1 000V的ESD，在腳對(duì)腳的ESD放電測(cè)試情形下只能承受500V的ESD。經(jīng)過(guò)圖7的應(yīng)用之后，該IC的ESD耐壓能力，在輸入／輸出腳對(duì)VDD／VSS ESD測(cè)試下能承受到4000V以上的ESD，在腳對(duì)腳ESD測(cè)試下能承受到3000V以上的ESD。該全芯片ESD架構(gòu)在小布局面積下提供了有效而又高水平的ESD保護(hù)能力。

　　6 結(jié)論

　　ESD的防護(hù)是整顆集成電路的問題，而不只是輸入輸出PAD或電源地PAD的問題，即使各個(gè)PAl）都有很好的ESD防護(hù)能力，不見得整顆集成電路就有很高的ESD防護(hù)能力。采用適當(dāng)?shù)娜酒╳hole-chip）防護(hù)架構(gòu)設(shè)計(jì)，才能真正提升整顆集成電路的ESD防護(hù)能力。本文采用改進(jìn)SCR結(jié)構(gòu)和STFOD器件，提出了一個(gè)新穎的深亞微米CMOS IC全芯片ESD保護(hù)架構(gòu)，該架構(gòu)節(jié)省了布局面積，實(shí)現(xiàn)了對(duì)整個(gè)芯片全方位的ESD保護(hù)。