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本文主要討論采樣時鐘抖動對 ADC 信噪比性能的影響以及低抖動采樣時鐘電路的設計。
ADC 是現代數字解調器和軟件無線電接收機中連接模擬信號處理部分和數字信號處理部分的橋梁,其性能在很大程度上決定了接收機的整體性能。在A/D 轉換過程中引入的噪聲來源較多,主要包括熱噪聲、ADC 電源的紋波、參考電平的紋波、采樣時鐘抖動引起的相位噪聲以及量化錯誤引起的噪聲等。除由量化錯誤引入的噪聲不可避免外,可以采取許多措施以減小到達 ADC 前的噪聲功率,如采用噪聲性能較好的放大器、合理的電路布局、合理設計采樣時鐘產生電路、合理設計 ADC 的供電以及采用退耦電容等。本文主要討論采樣時鐘抖動對 ADC 信噪比性能的影響以及低抖動采樣時鐘電路的設計。
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