SVA斷言的用法教程

SVA是System Verilog Assertion的縮寫，即用SV語言來描述斷言。斷言是對設計的屬性的描述，用以檢查設計是否按照預期執行。

2025-05-15 標簽：模塊VerilogSystem 344 0

詳解Prometheus的數據類型

對于 Prometheus 生態的監控系統，PromQL 是必備技能，本文著重點講解這個查詢語言，摻雜一些生產實踐場景，希望對你有所幫助。

2025-05-13 標簽：監控系統時序數據類型 336 0

Verilog仿真事件中的延時分析

在實際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導延遲 (Transport delay)。

2025-04-18 標簽：仿真Verilog時序 307 0

HMC856 5位寬帶數字時間延遲，采用SMT封裝技術手冊

HMC856LC5是一款寬帶時間延遲器件，具有5位數字控制功能，設計用于時序補償或時鐘偏斜管理應用。 時間延遲提供接近100 ps的延遲范圍，具有3 p...

2025-04-16 標簽：時鐘smt數字控制 267 0

DS1110L 3V、10抽頭硅延遲線技術手冊

DS1110L 10抽頭延遲線是3V版的DS1110。它含有10個等間隔的抽頭，可以提供10ns至500ns的延遲。DS1110L系列延遲線在3.3V，...

2025-04-16 標簽：延遲線引腳時序 247 0

FPGA實現AXI4總線的讀寫

AWID[3:0]與ARID[3:0]：對于只有一個主機從機設備，該值可設置為任意。

2025-01-22 標簽：FPGA接口時序 2982 0

RGMII接口及其時序規范

1 接口定義 RGMII 由 GMII (Gigabit Media Independent Interface) 簡化演變而來，意為 Reduced ...

2024-12-30 標簽：接口時序RGMII 4157 0

時序約束一主時鐘與生成時鐘

一、主時鐘create_clock 1.1 定義 主時鐘是來自FPGA芯片外部的時鐘，通過時鐘輸入端口或高速收發器GT的輸出引腳進入FPGA內部。對于賽...

2024-11-29 標簽：時序主時鐘 1287 0

詳解I2S時序

01 整體概括 最近調試了一款音頻采集芯片wm8731，包含兩路音頻輸入（ADC）和一路音頻輸出（DAC），音頻芯片與主控芯片通過I2S接口傳輸ADC采...

2024-11-26 標簽：時序I2Swm8731 2169 0

詳解配置控制器局域網絡(CAN)位時序實現系統性能優化

隔離有利于提高魯棒性，但同時也會增加發射和接收兩個方向的傳播延遲。必須使該延遲增加一倍，以支持兩個節點參與仲裁。如果系統允許的傳播延遲是固定的，在增加隔...

2024-11-15 標簽：CAN時序局域網絡 1984 0

數字芯片設計驗證經驗分享（第三部分）：將ASIC IP核移植到FPGA上——如何確保性能與時序以完成充滿挑戰的

本篇文章是SmartDV數字芯片設計經驗分享系列文章的第三篇，將繼續分享第五、第六主題，包括確保在FPGA上實現所需的性能和時鐘兩個方面的考量因素。

2024-08-26 標簽：FPGAasic時序 2435 0

DRAM內存操作與時序解析

在數字時代，DRAM（動態隨機存取存儲器）扮演著至關重要的角色。它們存儲著我們的數據，也承載著我們的記憶。然而，要正確地操作DRAM并確保其高效運行，了...

2024-07-26 標簽：DRAM存儲器時序 1222 0

為什么使用差分信號

差分信號是一種在電子和通信系統中廣泛使用的信號傳輸方式，它通過比較兩個電信號之間的差異（電壓差）來傳遞信息。與單端信號不同，后者只參考一個單一的電位，差...

2024-02-16 標簽：電壓時序差分信號 1763 0

FPGA設計的常用基本時序路徑分析

該條路徑包括了觸發器內部clock-to-Q的延遲，觸發器之間的由組合邏輯造成的路徑延遲以及目標觸發器的建立時間，其延時是數據從源觸發器開始，在下一個時...

2024-01-18 標簽：fpga觸發器時序 1089 0

LLC的工作原理 LLC基波簡化分析法

如圖1，LLC有兩個諧振頻率。一個由諧振分量 Lr 和 Cr 確定。另一個由 Lm、Cr 和負載條件確定。隨著負載越來越重，諧振頻率將向更高的頻率移動。...

2023-12-12 標簽：負載LLC時序 3.9萬 0