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Xilinx如何通過(guò)機(jī)器學(xué)習(xí)加速實(shí)時(shí)高清視頻的應(yīng)用
演示Xilinx如何通過(guò)機(jī)器學(xué)習(xí)加速實(shí)時(shí)高清視頻應(yīng)用的開(kāi)發(fā)和部署。
2018-11-23 標(biāo)簽:視頻賽靈思機(jī)器學(xué)習(xí) 2765 0
Vivado Design Suite 2016.1的新功能介紹
了解Vivado Design Suite 2016中的新功能。 我們將回顧新的UltraFast方法檢查,HDL模塊參考流程和用于IPI設(shè)計(jì)的Sma...
如何將58Gb/s PAM4收發(fā)器集成到16nm Virtex UltraScale+ FPGA中
觀看本視頻了解賽靈思是如何將58Gb / s PAM4收發(fā)器集成到16nm Virtex UltraScale + FPGA系列產(chǎn)品中的。這些業(yè)界領(lǐng)先的...
Xilinx的社區(qū)教育生態(tài)系統(tǒng)
Xilinx的社區(qū)參與企業(yè)戰(zhàn)略圍繞著教育,與非營(yíng)利組織合作,為Xilinx員工關(guān)聯(lián)和活躍的學(xué)校提供??支持。
可助于啟動(dòng)和運(yùn)行PCI Express鏈接的功能演示
本視頻介紹了添加三個(gè)新的可用調(diào)試功能的過(guò)程,這些功能可用于幫助啟動(dòng)和運(yùn)行PCI Express鏈接并演示如何使用這些功能。
利用AWS F1實(shí)例提供數(shù)據(jù)存儲(chǔ)加速即服務(wù)
利用AWS F1實(shí)例提供數(shù)據(jù)存儲(chǔ)加速即服務(wù),rENIAC能夠解決客戶數(shù)據(jù)中心效率低下的問(wèn)題,而無(wú)需重新構(gòu)建或重新編譯應(yīng)用程序代碼。
用于UltraScale存儲(chǔ)器IP的Vivado硬件管理器
了解如何使用Xilinx SDK創(chuàng)建Linux應(yīng)用程序。 我們還將重點(diǎn)介紹和演示支持Linux應(yīng)用程序開(kāi)發(fā)和調(diào)試的不同方面的SDK功能。 整個(gè)過(guò)程快...
Design Interactive的ScreenADAPT自適應(yīng)X光訓(xùn)練系統(tǒng)的演示
本視頻主要演示Design Interactive的ScreenADAPT?,這是一款自適應(yīng)X光訓(xùn)練系統(tǒng),適用于視覺(jué)檢查應(yīng)用,如行李檢查。美國(guó)運(yùn)輸安全管...
基于Artix-7 35T的評(píng)估套件的ARTY介紹
當(dāng)我們開(kāi)啟ARTY板時(shí),觀看此視頻。 ARTY完全關(guān)注Artix-7 FPGA的適應(yīng)性和每瓦特性能以及降低成本的優(yōu)勢(shì)。
嵌入式產(chǎn)品產(chǎn)品經(jīng)理Eric Myers使用NI系統(tǒng)模塊(SOM)演示了Airbus智能工具概念,用于他們的未來(lái)工廠。
All Programmable架構(gòu)中應(yīng)用最先進(jìn)的ASIC架構(gòu)優(yōu)化
推出ASIC級(jí)全可編程架構(gòu)
OpenCL內(nèi)存架構(gòu)實(shí)現(xiàn)了計(jì)算設(shè)備的通用性
OpenCL定義了一種內(nèi)存架構(gòu)和抽象模型,它對(duì)于實(shí)現(xiàn)該標(biāo)準(zhǔn)的所有計(jì)算設(shè)備都是通用的。 這意味著程序員只需要學(xué)習(xí)1個(gè)內(nèi)存模型,這簡(jiǎn)化了應(yīng)用程序編碼......
2018-11-26 標(biāo)簽:賽靈思內(nèi)存應(yīng)用程序 2719 0
ARTY Board與Xilinx MicroBlaze的配合使用演示
觀看此視頻,請(qǐng)參閱ARTY Board與Xilinx MicroBlaze軟核處理器的配合使用。 ARTY是一款基于Xilinx Artix-7 3...
如何共享并訪問(wèn)位于遠(yuǎn)程實(shí)驗(yàn)室內(nèi)的開(kāi)發(fā)板
在某些情況下,比如遠(yuǎn)程工作時(shí),可能需要訪問(wèn)本地不可得的器件。 本篇簡(jiǎn)介教程演示了如何共享并訪問(wèn)位于遠(yuǎn)程實(shí)驗(yàn)室內(nèi)的開(kāi)發(fā)板或歸同事所有的開(kāi)發(fā)板。 本教程分 ...
SelectIO體系結(jié)構(gòu)及高速SelectIO向?qū)У谋緳C(jī)模式介紹
了解SelectIO體系結(jié)構(gòu)的詳細(xì)信息,包括使用純模式或組件模式以及如何開(kāi)始使用純模式或組件模式進(jìn)行設(shè)計(jì)。 該視頻還介紹了高速SelectIO向?qū)У谋?..
然而這里我們將舉這樣一個(gè)例子,就是對(duì)于某個(gè)較高時(shí)鐘頻率你已經(jīng)檢查了靜態(tài)時(shí)序分析(STA),而且時(shí)序約束也是正確的。
Vivado Design Suite設(shè)計(jì)套件的UltraFast設(shè)計(jì)方法的介紹
UltraFast設(shè)計(jì)方法對(duì)您在Vivado Design Suite中的成功至關(guān)重要。 介紹UltraFast for Vivado并了解可用的材料...
2018-11-20 標(biāo)簽:賽靈思設(shè)計(jì)design 2707 0
賽靈思的FPGA有多種配置接口,如SPI,BPI,SeletMAP,Serial,JTAG等;如果從時(shí)鐘發(fā)送者的角度分,還可以分為主動(dòng)Master(即由...
Xilinx展示了其首要合作伙伴Xylon如何將其logiADAK用于防撞應(yīng)用。 該演示通過(guò)SVM實(shí)現(xiàn)HOG,以檢測(cè)使用者,行人,騎自行車者和汽車之間的深度。
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