如果我們要用一個(gè)詞來(lái)形容我們的未來(lái)，那就是“以數(shù)據(jù)為中心”。

如今，幾乎每個(gè)行業(yè)的各個(gè)層面都出現(xiàn)了數(shù)據(jù)爆炸式增長(zhǎng)。每一秒，我們的數(shù)字世界都會(huì)產(chǎn)生 4,000 TB 的數(shù)據(jù)，而且這個(gè)數(shù)量預(yù)計(jì)只會(huì)在未來(lái)增加。

機(jī)器學(xué)習(xí)和人工智能等數(shù)據(jù)豐富的應(yīng)用程序是數(shù)據(jù)中心、5G 和自動(dòng)駕駛汽車等廣泛應(yīng)用程序的關(guān)鍵數(shù)據(jù)推動(dòng)因素。要運(yùn)行這些應(yīng)用程序，需要一個(gè)強(qiáng)大的處理器，其基礎(chǔ)是基于 Si 的集成電路 (IC)。

幾十年來(lái)，英特爾等 IC 供應(yīng)商設(shè)計(jì)的芯片將所有功能都集成在同一芯片上，然而，隨著業(yè)界看到摩爾定律的放緩（芯片密度不再每?jī)赡攴环瑔纹?IC 的微縮成為越來(lái)越困難和昂貴。這將 IC 供應(yīng)商推向“先進(jìn)的半導(dǎo)體封裝”。

什么是先進(jìn)半導(dǎo)體封裝？

資料來(lái)源：先進(jìn)半導(dǎo)體封裝 2023-2033

一般來(lái)說(shuō)，半導(dǎo)體封裝是半導(dǎo)體器件制造和測(cè)試的最后兩個(gè)步驟。以封裝IC為例，在封裝過(guò)程中，IC裸片被封裝在帶有電觸點(diǎn)的支撐殼中。通過(guò)這種方式，外殼保護(hù) IC 裸芯片免受物理傷害和腐蝕，并將 IC 連接到 PCB 板和其他設(shè)備。半導(dǎo)體封裝已經(jīng)存在了幾十年——半導(dǎo)體封裝的第一批量產(chǎn)出現(xiàn)在 70 年代初期。那么，什么是新的？

如前所述，由于摩爾定律的放緩和單片 IC 制造成本的顯著增加，IC 供應(yīng)商需要新的方法來(lái)設(shè)計(jì)處理器，以實(shí)現(xiàn)高性能，同時(shí)保持成本效益。一種稱為“小芯片”的新設(shè)計(jì)是未來(lái)的主要趨勢(shì)。

chiplets 背后的想法是將單片 IC“拆分”為多個(gè)功能塊，將功能塊重組為單獨(dú)的 chiplet，然后在封裝級(jí)別“重新組裝”它們。理想情況下，基于小芯片設(shè)計(jì)的處理器應(yīng)具有與單片 IC 相同或更高的性能，但總生產(chǎn)成本更低。封裝方法，尤其是那些用于連接多個(gè)小芯片的封裝方法，在小芯片設(shè)計(jì)中起著至關(guān)重要的作用，因?yàn)樗鼈儠?huì)影響整個(gè)系統(tǒng)的性能。這些封裝技術(shù)，包括 2.5D IC、3D IC 和高密度扇出晶圓級(jí)封裝，被歸類為“先進(jìn)半導(dǎo)體封裝”。

先進(jìn)封裝技術(shù)至關(guān)重要

由于摩爾定律的放緩以及單片Si IC開發(fā)和制造成本的上升，先進(jìn)的半導(dǎo)體封裝技術(shù)至關(guān)重要。最初，元件是在 PCB 板級(jí)單獨(dú)封裝和集成的，但隨著設(shè)備變得越來(lái)越小并且需要更高的處理能力，元件集成需要超越板級(jí)。封裝級(jí)集成是第一個(gè)進(jìn)步，其次是晶圓級(jí)集成，它提供至少高出十倍的連接密度、適合尺寸敏感應(yīng)用的更小尺寸和卓越的性能。

不同公司提供的不同封裝技術(shù)的凸點(diǎn)間距大小。

晶圓級(jí)集成包括扇入、核心扇出、高密度扇出、2.5D IC 和 3D IC 封裝技術(shù)。然而，只有那些凸點(diǎn)間距尺寸小于 100 μm 的技術(shù)才被認(rèn)為是“先進(jìn)”的半導(dǎo)體封裝技術(shù)。這包括高密度扇出、2.5D IC 和 3D IC 封裝技術(shù)。

從 2.5D 混合集成到完全 3D 垂直集成的轉(zhuǎn)變對(duì)于未來(lái)以數(shù)據(jù)為中心的應(yīng)用程序至關(guān)重要，在本文中，我們將重點(diǎn)關(guān)注這種轉(zhuǎn)變。

從 2.5D 到 3D 轉(zhuǎn)變的主要挑戰(zhàn)是縮放凸點(diǎn)間距的大小。在 2.5D IC 封裝中，凸點(diǎn)間距尺寸介于 25 μm 和 40 μm 之間，具體取決于中介層材料。然而，對(duì)于 3D 堆疊封裝，凸點(diǎn)尺寸必須縮小到個(gè)位數(shù) μm，甚至更小到 1 μm 以下。臺(tái)積電報(bào)告稱，堆疊 N7/N6 芯片的凸點(diǎn)間距為 9 μm，N5 芯片堆疊的凸點(diǎn)間距為 6 μm。對(duì)于 N3 芯片堆疊，預(yù)計(jì)這將進(jìn)一步降低至 4.5 μm，并在未來(lái)幾代 IC 中繼續(xù)降低。堆疊兩個(gè)具有小凸點(diǎn)間距尺寸的芯片是一項(xiàng)重大挑戰(zhàn)，因?yàn)楸仨殞?shí)現(xiàn)鍵合介電材料的高精度對(duì)準(zhǔn)，尤其是在低溫下。此外，必須適當(dāng)控制 Cu 填充材料，以防止在鍵合過(guò)程中溢出。此外，對(duì)于具有小凸塊尺寸的封裝，熱管理成為一個(gè)關(guān)鍵問(wèn)題，這需要考慮能夠?qū)崿F(xiàn)更好的熱傳輸和可能的液體冷卻技術(shù)的封裝設(shè)計(jì)。

先進(jìn)封裝的增長(zhǎng)動(dòng)力

IDTechEx 確定了先進(jìn)半導(dǎo)體封裝的四個(gè)主要應(yīng)用領(lǐng)域：高性能計(jì)算 (HPC) 應(yīng)用/數(shù)據(jù)中心、通信網(wǎng)絡(luò)、自動(dòng)駕駛汽車和消費(fèi)電子產(chǎn)品。對(duì)數(shù)據(jù)處理不斷增長(zhǎng)的需求是這些應(yīng)用領(lǐng)域增長(zhǎng)的主要推動(dòng)力。然而，每種應(yīng)用都有特定的要求，需要不同的先進(jìn)半導(dǎo)體封裝技術(shù)。

對(duì)于 HPC 應(yīng)用程序/數(shù)據(jù)中心，首要任務(wù)是提供卓越的數(shù)據(jù)處理能力，這使得使用 Si 中介層或 Si 橋接器的 2.5DIC 技術(shù)成為首選，盡管它們的成本較高。相比之下，智能手機(jī)或智能手表等消費(fèi)電子產(chǎn)品注重小型化和成本，有機(jī)封裝技術(shù)是首選。

在 5G 及以后的通信中，關(guān)鍵挑戰(zhàn)是傳輸損耗。因此，采用先進(jìn)的封裝技術(shù)使天線更靠近 RF IC 芯片，從而最大限度地減少傳輸損耗。“封裝天線 (AiP)”是目前 5G 毫米波最可行的選擇，而“芯片/晶圓上天線 (AoP)”仍在緊鑼密鼓地開發(fā)以降低成本。

對(duì)于未來(lái)的自動(dòng)駕駛汽車，CPU 和其他組件（例如 HBM 和可靠的電力傳輸系統(tǒng)）的異構(gòu)集成將為先進(jìn)半導(dǎo)體封裝和創(chuàng)新創(chuàng)造新的機(jī)會(huì)。

數(shù)據(jù)處理的擴(kuò)展是所有這些應(yīng)用程序的統(tǒng)一增長(zhǎng)因素。然而，由于每個(gè)應(yīng)用領(lǐng)域的要求不同，正在使用先進(jìn)的半導(dǎo)體封裝技術(shù)來(lái)滿足特定需求。

編輯：黃飛

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